基于Libero的数字逻辑设计仿真及验证实验实验报告

计算机学院专业班__组、学号

姓名协作者______________ 教师评定_________________

实验题目基于Libero的数字逻辑设计仿真及验证实验

1、熟悉EDA工具的使用；仿真基本门电路。

2、仿真组合逻辑电路。

3、仿真时序逻辑电路。

4、基本门电路、组合电路和时序电路的程序烧录及验证。

5、数字逻辑综合设计仿真及验证。

实验报告

1、基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC0

4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、掌握Libero软件的使用方法。

2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0

4、74HC08、74HC32、74HC86相应的设计、综合及仿真。

4、提交针对基本门电路的综合结果，以及相应的仿真结果。

四、实验结果和数据处理

1、门电路

．．．模块及测试平台代码清单

注：文件命名要求。

工程（project）名要求：学号末4位+下划线+BasGate，例如陈静（3212005896）的工程名为“5896_BasGate”。

设计代码文件名1：要求同上，即“5896_BasGate.v”。

测试平台文件名：自己定义。

（1）// 模块一：2输入与门、或门、与非、或非、异或门各一，输入信号（1位A，1位B），输出信号（Y1,Y2,Y3,Y4,Y5）

module gates_1(A,B,Y1,Y2,Y3,Y4,Y5);

input A,B;

output Y1,Y2,Y3,Y4,Y5;

assign Y1=A&B;

assign Y2=A|B;

assign Y3=~(A&B);

assign Y4=~(A|B);

assign Y5=A^B;

endmodule

（2）// 模块二：6个非门（同74HC04）module gates_2(A,Y);

input [1:6]A;

output [1:6]Y;

assign Y=~A;

endmodule

（3）测试平台代码

`timescale 1ns/1ns

module testgates_1();

reg A,B;

wire Y1,Y2,Y3,Y4,Y5;

gates_1 v1(A,B,Y1,Y2,Y3,Y4,Y5);

initial

begin

A=0;B=0;

#10 B=1;

#10 A=1;

#10 B=0;

#10;

end

endmodule

module testgates_2();

reg [1:6]A;

wire [1:6]Y;

gates_2 v2(A,Y);

initial

begin

A=000001;

#10 A=A<<1;

#10 A=A<<1;

#10 A=A<<1;

#10 A=A<<1;

#10 A=A<<1;

end

endmodule

2、模块一第一次仿真结果（截图

．．，调整窗口至合适大

．．）。将波形窗口背景设为白色

小，使波形能完整显示，对窗口截图

．．。后面实验中的仿真使用相同方法处理）

模块二第一次仿真结果（截图

．．）

3、模块一综合结果（截图

．．）。（将相关窗口调至合适大小，使RTL图能完整显示，

对窗口截图，后面实验中的综合使用相同方法处理）

4、模块一第二次仿真结果（综合后）（截图

．．）。回答输出信号是否有延迟，延迟时

间约为多少？

延迟约为300ps左右。

6、模块一第三次仿真结果（布局布线后）（截图

．．）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。

延迟时间约为4500ps左右，无竞争冒险。

6、模块一布局布线的引脚分配（截图

．．）。

7、烧录（请老师检查）。

2、组合逻辑电路

一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、掌握Libero软件的使用方法。

2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。

4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为3212005896时，A数依次取学号从左到右的奇数位，即数字3、1、0、

5、9，B数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证A、B的比较结果。注意：若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）。

5、74HC4511设计成扩展型的，即能显示数字0~9、字母a~f。

6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任．

选一个

．．．）的综合、布局布线结果，以及相应的仿真结果。

7、完成课堂布置实验的Vierilog代码，并实现综合前仿真。

四、实验结果和数据处理

1、所有

．．模块及测试平台代码清单

注：文件命名要求。

工程（project）名要求：学号末4位+下划线+comb，例如陈静（3212005896）芯片的工程名为“5896_comb”。

设计代码文件，要求每个模块对应一个文件，文件名要求：学号末4位+下划线+芯片名，如74HC148芯片文件命名为“5896_74HC148.v”。

测试平台文件名：自己定义。

//74HC148代码

module HC148(EI,I,A,GS,EO);

input EI;

input [7:0]I;

output [2:0]A;

output GS,EO;

reg [2:0]A;

reg GS,EO;

integer j;

always @ (EI,I)

begin

if(EI)

begin

{A,GS,EO}=5'b11111;

end

else if(I==8'b11111111)

begin

{A,GS,EO}=5'b11110;

end

else

for(j=0;j<8;j=j+1)

begin

if(~I[j])

begin

A=~j;

GS=0;

EO=1;

end

end

end

endmodule

//74HC148测试平台代码

`timescale 1ns/1ns

module test_HC148;

reg ei;

reg [7:0]i;

wire [2:0]a;

wire gs,eo;

HC148 u1(ei,i,a,gs,eo);

initial

begin

ei=1;

#20

ei=0;

i=8'b11111111;

#20 i=8'b11111110;

#20 i=8'b11111101;

#20 i=8'b11111011;

#20 i=8'b11110111;

#20 i=8'b11101111;

#20 i=8'b11011111;

#20 i=8'b10111111;

#20 i=8'b01111111;

end

endmodule

//74HC138代码

module HC138(E1,E2,E3,A,Y);

input E1,E2,E3;

input [2:0]A;

output [7:0]Y;

reg [7:0]Y;

integer I;

always@(E1,E2,E3,A)

begin

if(E1==1||E2==1||E3==0)

Y=8'b11111111;

else

Y=1'b1<

end

endmodule

//74HC138测试平台代码module test_HC138;

reg e1,e2,e3;

reg [2:0]a;

wire [7:0]y;

HC138 u2(e1,e2,e3,a,y);

initial

begin

a=0;

repeat(20)

#20 a=$random;

end

initial

begin

e1=1;

#10 e2=1;

#10 e3=0;

#10 e1=0;

#10 e2=0;

#10 e3=1;

end

endmodule

//74HC153代码

module HC153(S,I1,I2,E1,E2,Y1,Y2);

input [1:0]S;

input [3:0]I1;

input [3:0]I2;

input E1,E2;

output Y1,Y2;

reg Y1,Y2;

always@(S,I1,I2,E1,E2)

begin

if(E1)

Y1=0;

else

Y1=I1[S];

if(E2)

Y2=0;

else

Y2=I2[S];

end

endmodule

//74HC153测试平台代码

module test_HC153;

reg [1:0]s;

reg[3:0]i1;

reg[3:0]i2;

reg e1,e2;

wire y1,y2;

HC153 u3(s,i1,i2,e1,e2,y1,y2);

initial

begin

e1=1;

e2=1;

#15 e1=0;e2=0;

end

initial

begin

s=0;i1=0;i2=0;

#10 i1=4'b1001;i2=4'b1100;

#10 s=1;

#10 s=2;

#10 s=3;

end

endmodule

//74HC85代码

module HC85(A,B,I,Q);

input [3:0]A,B;

input [2:0]I;

output [2:0]Q;

reg [2:0]Q;

always@(A,B)

begin

if(A>B)

Q=3'b100;

else if(A

Q=3'b001;

else if(I[1]==1)

Q=3'b010;

else if(I==3'b101)

Q=3'b000;

else if(I==0)

Q=3'b101;

else

Q=I;

end

endmodule

//74HC85测试平台代码

module test_HC85;

reg [3:0]a,b;

reg [2:0]i;

wire [2:0]q;

HC85 u4(a,b,i,q);

initial

begin

i=0;

repeat(4)

#10 i=$random;

end

initial

begin

a=3;b=1;

#10

a=1;b=4;

#10

a=0;b=0;

#10

a=6;b=1;

#10

a=5;b=9;

end

endmodule

//74HC283代码

module HC283(CIN,A,B,COUT,S);

input CIN;

input [3:0]A,B;

output COUT;

output [3:0]S;

reg COUT;

reg [3:0]S;

always@(CIN,A,B)

begin

{COUT,S}=CIN+A+B;

end

endmodule

//74HC283测试平台代码module test_HC283;

reg cin;

reg [3:0]a,b;

wire cout;

wire [3:0]s;

HC283 u5(cin,a,b,cout,s);

initial

begin

cin=0;

repeat(20)

#15 cin=$random;

end

initial

begin

a=0;

repeat(20)

#10 a=$random;

end

initial

begin

b=0;

repeat(20)

#10 b=$random;

end

endmodule

//74HC4511代码

module HC4511(LE,BI,LT,A,Y);

input LE,BI,LT;

input [3:0]A;

output [6:0]Y;

reg [6:0]Y;

always@(LE,BI,LT,A)

begin

if(!LT)

Y=7'b1111111;

else if(!BI)

Y=0;

else if(LE)

Y=Y;

else

case (A)

4'd0:Y=7'b1111110;//数字按abcdefg顺序

4'd1:Y=7'b0110000;

4'd2:Y=7'b1101101;

4'd3:Y=7'b1111001;

4'd4:Y=7'b0110011;

4'd5:Y=7'b1011011;

4'd6:Y=7'b1011111;

4'd7:Y=7'b1110000;

4'd8:Y=7'b1111111;

4'd9:Y=7'b1111011;

4'd10:Y=7'b1110111;

4'd11:Y=7'b0011111;

4'd12:Y=7'b1001110;

4'd13:Y=7'b0111101;

4'd14:Y=7'b1001111;

4'd15:Y=7'b1000111;

default:;

endcase

end

endmodule

//74HC4511测试平台代码

module test_HC4511;

reg le,bi,lt;

reg [3:0]a;

wire [6:0]y;

HC4511 u6(le,bi,lt,a,y);

initial

begin

lt=0;

#10

lt=1;

bi=0;

#10

bi=1;

le=1;

#10

le=0;

end

initial

begin

a=0;

repeat(30)

#20 a=$random;

end

endmodule

3、第一次仿真结果截图（任选一个模块，请注明）74HC85：

4、综合结果（截图）

5、第二次仿真结果（综合后仿真截图）。回答输出信号是否有延迟，最长延迟时间

约为多少？

6、布局布线（引脚分配截图）

7、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，最长延迟时间约为

多少？分析是否有出现竞争冒险。

最大延迟约为11500ps，出现竞争冒险。

8、烧录，给老师检查。

3、时序逻辑电路

一、实验目的

1、了解基于Verilog的时序逻辑电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际时序逻辑电路芯片74HC7

4、74HC112、74HC194、74HC161进行VerilogHDL设计的方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、熟练掌握Libero软件的使用方法。

2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC7

4、74HC112、74HC161、74HC194相应的设计、综合及仿真。

4、提交针对74HC74、74HC112、74HC161、74HC194（任选一个

．．．．）的综合结果，

以及相应的仿真结果。

四、实验结果和数据处理

1、74HC74、74HC11

2、74HC161、74HC194四个模块及测试平台代码设计。

注：将以上4个模块及相应测试平台代码均写在一个工程文件中。

工程（project）名要求：学号末4位+下划线+seq，例如陈静（3212005896）的工程名为“5896_seq”。

设计模块代码文件名要求：

A）4个模块可以写在同一个Verilog文件中，如果这样，文件命名要求同上，即“5896_seq.v”；

B）4个模块分别写在不同的Verilog文件中，如果这样，文件命名要求：学号末4位+下划线+芯片名，例如“5896_74HC161.v”。

测试平台文件名：分别为每个模块建立一个测试平台文件，文件命名要求：test+下划线+芯片名，例如“test_74HC161.v”。

（1）代码清单

//74HC74代码

module HC74(S1,S2,R1,R2,CLK1,CLK2,D1,D2,Q1,QF1,Q2,QF2);

input S1,S2,R1,R2,CLK1,CLK2,D1,D2;

output Q1,QF1,Q2,QF2;

reg Q1,QF1,Q2,QF2;

always@(posedge CLK1)

begin

if(!S1&&R1)

begin

Q1<=1;QF1<=0;

end

else if(S1&&!R1)

begin

Q1<=0;QF1<=1;

end

else if(!S1&&!R1)

begin

Q1<=1;QF1<=1;

end

else

begin

Q1<=D1;QF1<=!D1;

end

end

always@(posedge CLK2)

begin

if(!S2&&R2)

begin

Q2<=1;QF2<=0;

end

else if(S1&&!R1)

begin

Q2<=0;QF2<=1;

end

else if(!S1&&!R1)

begin

Q2<=1;QF2<=1;

end

else

begin

Q2<=D2;QF2<=!D2;

end

end

endmodule

//74HC74测试平台代码

`timescale 1ns/1ns

module test_HC74;

reg s1,s2,r1,r2,clk1,clk2,d1,d2;

wire q1,qf1,q2,qf2;

HC74 u1(s1,s2,r1,r2,clk1,clk2,d1,d2,q1,qf1,q2,qf2);

initial

begin

clk1=0;

#400 $finish;

end

always

#10 clk1=~clk1;

initial

begin

clk2=0;

end

always

#10 clk2=~clk2;

initial

begin

s1=0;

repeat(20)

#20 s1=$random;

end

initial

begin

s2=0;

repeat(20)

#20 s2=$random;

end

initial

begin

r1=1;

repeat(20)

#20 r1=$random;

end

initial

begin

r2=1;

repeat(20)

#20 r2=$random;

end

initial

begin

d1=0;

repeat(20)

#20 d1=$random;

end

initial

begin

d2=0;

repeat(20)

#20 d2=$random;

end

endmodule

//74HC112代码

module HC112(S1,S2,,R1,R2,CLK1,CLK2,J1,J2,K1,K2,Q1,QF1,Q2,QF2);

input S1,S2,R1,R2,CLK1,CLK2,J1,J2,K1,K2;

output Q1,QF1,Q2,QF2;

reg Q1,Q2;

assign QF1=~Q1;

assign QF2=~Q2;

always@(negedge CLK1,negedge S1,negedge R1)

begin

if(!S1&&R1)

Q1<=1;

else if(S1&&!R1)

Q1<=0;

else if(!S1&&!R1)