最新时序逻辑电路练习题(1)
时序逻辑电路习题
班级 姓名 学号
一、 单选题
1．时序逻辑电路在结构上（ ）
A ．必须有组合逻辑电路
B ．必须有存储电路
C ．必有存储电路和组合逻辑电路
D ．以上均正确
2．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（ ）
A ．没有触发器
B ．没有统一的时钟脉冲控制
C ．没有稳定状态
D ．输出只与内部状态有关
3．图示各逻辑电路中，为一位二进制计数器的是（ ）
4．从0开始计数的N 进制增量计数器，最后一个计数状态为 （ ）
A ．N
B ．N+1
C ．N-1
D ．2N
5．由 n 个触发器构成的计数器，最多计数个数为（ ）
A ．n 个
B ．2n 个
C ．n 2个
D ．2n 个
6．若构成一个十二进制计数器，所用触发器至少（ ） 。
A ．12个
B ．3个
C ．4个
D ．6个
7．4个触发器构成的8421BCD 码计数器，其无关状态的个数为（ ）
A ．6个
B ．8个 Q
_A B C
D
C ．10个
D ．不定
8．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为110，则在时钟作用下，计数器的下一状态为（ ）
A ．101
B ．111
C ．010
D ．000
9．下列器件中，具有串行—并行数据转换功能的是（ ）
A ．译码器
B ．数据比较器
C ．移位寄存器
D ．计数器
10．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为011，则在时钟作用下，计数器的下一状态为（ ）
A ．100
B ．110
C ．010
D ． 000 11．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是（ ）
A ．0000
B ．1111
C ．0001
D ．0110
12．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（ ）
A ．16
B ．8
C ．10
D ．12
二、填空题
1．时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与
有关。
2．时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的 电路，其二是内部存在 通路。
3．时序逻辑电路的 “现态” 反映的是 时刻电路状态变化的结果，而 “次态” 则反映的
1
R _
1
是时刻电路状态变化的结果。
4．时序逻辑电路按其不同的状态改变方式，可分为时序逻辑电路和序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。
5．时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为型时序逻辑电路；时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为
型时序逻辑电路。
6．根据触发器时钟脉冲作用方式的不同，计数器有计数器和计数器之分。前者所有触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。
7．根据计数过程中，数字增、减规律的不同，计数器可分为计数器、计数器和可逆计数器三种类型。
8．计数器工作时，对出现的个数进行计数。
9．构成一个2n进制计数器，共需要个触发器。
10．8位移位寄存器，串行输入时需经过CP 脉冲作用后，8 位数码才能全部移入寄存器中。
三、简答题
1、同步计数器中异步置0和同步置0的区别是什么？
2、组合逻辑电路与时序逻辑电路的区别是什么？
3、时序逻辑电路在逻辑功能和电路结构上有什么特点？
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路 自测题 一、填空题 1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。 2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。 3．用来累计和寄存输入脉冲个数的电路称为。 4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。、 5．、寄存器的作用是用于、、数码指令等信息。 6．按计数过程中数值的增减来分，可将计数器分为为、和三种。 二、选择题 1．如题图12.1所示电路为某寄存器的一位，该寄存器为 。 A、单拍接收数码寄存器； B、双拍接收数码寄存器； C、单向移位寄存器； D、双向移位寄存器。 2．下列电路不属于时序逻辑电路的是。 A、数码寄存器； B、编码器； C、触发器； D、可逆计数器。 3．下列逻辑电路不具有记忆功能的是。 A、译码器； B、RS触发器； C、寄存器； D、计数器。 4．时序逻辑电路特点中，下列叙述正确的是。 A、电路任一时刻的输出只与当时输入信号有关； B、电路任一时刻的输出只与电路原来状态有关； C、电路任一时刻的输出与输入信号和电路原来状态均有关； D、电路任一时刻的输出与输入信号和电路原来状态均无关。 5．具有记忆功能的逻辑电路是。 A、加法器； B、显示器； C、译码器； D、计数器。 6．数码寄存器采用的输入输出方式为。 A、并行输入、并行输出； B、串行输入、串行输出； C、并行输入、串行输出； D、并行输出、串行输入。 三、判断下面说法是否正确，用“√"或“×"表示在括号 1．寄存器具有存储数码和信号的功能。( ) 2．构成计数电路的器件必须有记忆能力。( ) 3．移位寄存器只能串行输出。( ) 4．移位寄存器就是数码寄存器，它们没有区别。( ) 5．同步时序电路的工作速度高于异步时序电路。( ) 6．移位寄存器有接收、暂存、清除和数码移位等作用。（） 思考与练习题 12.1.1 时序逻辑电路的特点是什么? 12.1.2 时序逻辑电路与组合电路有何区别? 12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码
时序逻辑电路练习题
一、填空题 1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。 3．T触发器的特性方程为。 4．仅具有“置0”、“置1”功能的触发器叫。 5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。 6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。 7．JK触发器J与K相接作为一个输入时相当于触发器。 8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。 9．时序电路的次态输出不仅与即时输入有关，而且还与有关。 10. 时序逻辑电路一般由和两部分组成的。 11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。 12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。13．要构成五进制计数器，至少需要级触发器。 14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。 15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。 16. 在各种寄存器中，存放N位二进制数码需要个触发器。 17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。 18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。 19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。21．集成单稳态触发器的暂稳维持时间取决于。 22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。 23．施密特触发器有____个阈值电压，分别称作___ _____ 和___ _____ 。24．触发器能将缓慢变化的非矩形脉冲变换成边沿陡峭的矩形脉冲。25．施密特触发器常用于波形的与。 二、选择题 1. R-S型触发器不具有( )功能。 A. 保持 B. 翻转 C. 置1 D. 置0 2. 触发器的空翻现象是指（） A.一个时钟脉冲期间，触发器没有翻转 B.一个时钟脉冲期间，触发器只翻转一次 C.一个时钟脉冲期间，触发器发生多次翻转 D.每来2个时钟脉冲，触发器才翻转一次 3. 欲得到D触发器的功能，以下诸图中唯有图（A）是正确的。
时序逻辑电路51时序逻辑电路的基本概念1时序逻辑电路
第5章时序逻辑电路 5.1 时序逻辑电路的基本概念 1.时序逻辑电路的结构及特点 时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存储电路。时序电路的基本结构如图 5.1 所示，它由组合电路和存储电路两部分组成。 图5.1 时序逻辑电路框图 时序逻辑电路具有以下特点： （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路要记忆给定时刻前的输入输出信号，是必不可少的。 （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。 2.时序逻辑电路的分类 （1）按时钟输入方式 时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。同步时序电路较复杂，其速度高于异步时序电路。 （2）按输出信号的特点 根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有
关。而摩尔型电路的外部输出Z仅与触发器的状态Q n有关，而与外部输入X无关。 （3）按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且都是分析和设计时序电路的基本工具。 5.2 时序逻辑电路的分析方法和设计方法 1.时序逻辑电路的分析步骤 （1）首先确定是同步还是异步。若是异步，须写出各触发器的时钟方程。（2）写驱动方程。 （3）写状态方程（或次态方程）。 （4）写输出方程。若电路由外部输出，要写出这些输出的逻辑表达式，即输出方程。 （5）列状态表 （6）画状态图和时序图。 （7）检查电路能否自启动并说明其逻辑功能。 5.2.1 同步时序逻辑电路的设计方法 1.同步时序逻辑电路的设计步骤 设计同步时序电路的一般过程如图5.10所示。 图5.10 同步时序电路的设计过程
时序逻辑电路练习题
时序逻辑电路习题 班级 姓名 学号 一、 单选题 1．时序逻辑电路在结构上（ ） A ．必须有组合逻辑电路 B ．必须有存储电路 C ．必有存储电路和组合逻辑电路 D ．以上均正确 2．同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（ ） A ．没有触发器 B ．没有统一的时钟脉冲控制 C ．没有稳定状态 D ．输出只与内部状态有关 3．图示各逻辑电路中，为一位二进制计数器的是（ ） 4．从0开始计数的N 进制增量计数器，最后一个计数状态为 （ ） A ．N B ．N+1 C ．N-1 D ．2N 5．由 n 个触发器构成的计数器，最多计数个数为（ ） A ．n 个 B ．2n 个 C ．n 2个 D ．2n 个 6．若构成一个十二进制计数器，所用触发器至少（ ） 。 A ．12个 B ．3个 C ．4个 D ．6个 7．4个触发器构成的8421BCD 码计数器，其无关状态的个数为（ ） A ．6个 B ．8个 C ．10个 D ．不定 _A B C D
8．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为110，则在时钟作用下，计数器的下一状态为（ ） A ．101 B ．111 C ．010 D ．000 9．下列器件中，具有串行—并行数据转换功能的是（ ） A ．译码器 B ．数据比较器 C ．移位寄存器 D ．计数器 10．异步计数器如图示，若触发器当前状态Q 3 Q 2 Q 1为011，则在时钟作用下，计数器的下一状态为（ ） A ．100 B ．110 C ．010 D ． 000 11．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是（ ） A ．0000 B ．1111 C ．0001 D ．0110 12．由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为（ ） A ．16 B ．8 C ．10 D ．12 二、填空题 1．时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与 有关。 2．时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的 电路，其二是内部存在 通路。 3．时序逻辑电路的 “现态” 反映的是 时刻电路状态变化的结果，而 “次态” 则反映的 是 时刻电路状态变化的结果。 1 R _
电子技术——几种常用的时序逻辑电路习题及答案
第七章 几种常用的时序逻辑电路 一、填空题 1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。 2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。 3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。 4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。 5.（9-1易）1n n n Q JQ KQ +=+是_______触发器的特性方程。 6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。 7.（9-1易）1n n n Q TQ TQ +=+是_____触发器的特征方程。 8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。 9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。 10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
1下列逻辑电路中为时序逻辑电路的是
习题七 一、选择题 1．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 2．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 3．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。 A.2 B.3 C.4 D.10 二、判断题（正确打√，错误的打×） 1．同步时序电路由组合电路和触发器两部分组成。（） 2．组合电路不含有记忆功能的器件。（） 3．时序电路不含有记忆功能的器件。（） 4．同步时序电路具有统一的时钟CP控制。（） 5．异步时序电路的各级触发器类型不同。（） 6．在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。（）7．时序逻辑电路与组合逻辑电路的最大区别在于，它具有存储和记忆功能。（）8．异步时序电路中的各触发器的状态转换不是在同一时刻进行的。（） 三、填空题 1．寄存器按照功能不同可分为两类：寄存器和寄存器。 2．数字电路按照是否有记忆功能通常可分为两 类：、。 3．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。4．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。 四、分析题 1：用JK触发器和门电路设计一个同步七进制计数器。 2：分析图P7-1所示时序电路的逻辑功能，设各触发器为TTL型，初始状态为Q = 0，试写出： 1、驱动方程； 2、状态方程；
图P7-1 3：分析如图P7-2所示时序电路的逻辑功能，试写出： 1、各触发器的驱动方程； 2、状态方程和输出方程； 3、画出电路的状态转换图； 图P7-2 4：分析如图P7-3时序逻辑电路的功能，设触发器初始状态为0，试写出： 1、各触发器的驱动方程； 2、状态方程和输出方程； 3、画出状态转换图时序图； 图P7-3 5：分析如图P7-4时序逻辑电路，试写出： 1、各触发器的驱动方程； 2、状态方程； 3、输出方程；
数字电路答案第四章 时序逻辑电路1
第四章 时序逻辑电路 本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。 第一节 基本知识、重点与难点 一、基本知识 （一）触发器的基本概念 1. 触发器特点 触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。触发器具有记忆功能，是构成时序电路的基本单元电路。触发器具有两个稳定的状态0和1。在不同的输入信号作用下，触发器可以置成0，也可以置成1。当输入信号消失后，触发器能保持其状态不变。 2. 触发器控制信号 触发器的外部控制信号分为三类： （1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。置位信号D S 和复位信号D R 是低有效的异步信号，当信号有效时，触发器置1或清零，D S 和D R 不能同时有效。 （2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。 （3）外部激励信号：外部激励信号在CP 脉冲作用下控制触发器的状态转换。 3. 触发器类型 触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。按逻辑功能分类，有：RS 触发器、D 触发器、JK 触发器和T 触发器等。 4. 触发器逻辑功能描述方法 触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。描述触发器的逻辑功能常用方法有： （1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图 （二）触发器的基本类型 1. 基本RS 触发器 基本RS 触发器没有同步触发脉冲，输入信号直接控制输出端的状态。只要输入变化，输出立即变化。 基本RS 触发器的特征方程为：?????=++=+1 D D D D 1S R Q R S Q n n
时序逻辑电路练习及答案(1)
时序逻辑电路模块6-1 一、填空题（每空2分，共18分） 1、时序逻辑电路通常包含_______电路和_________电路两部分组成。 2、时序逻辑电路的基本构成单元是____________。 3、构造一个模6计数器，电路需要个状态，最少要用个触发 器，它有个无效状态。 4、四位扭环形计数器的有效状态有个。 5、移位寄存器不但可_________ ，而且还能对数据进行_________。 二、判断题（每题2分，共10分） 1、时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的 输入变量组合有关。 2、同步计数器的计数速度比异步计数器快。 3、移位寄存器不仅可以寄存代码，而且可以实现数据的串-并行转换和处理。 4、双向移位寄存器既可以将数码向左移，也可以向右移。 5、由四个触发器构成的计数器的容量是16 三、选择题（每题3分，共18分） 1、同步时序电路和异步时序电路比较，其差异在于后者（）。 A．没有触发器B．没有统一的时钟脉冲控制 C．没有稳定状态D．输出只与内部状态有关 2、时序逻辑电路中一定是含（） A. 触发器 B. 组合逻辑电路 C. 移位寄存器 D. 译码器 3、8位移位寄存器，串行输入时经( )个脉冲后，8位数码全部移入寄存器
中。 A.1 B.2 C.4 D.8 4、计数器可以用于实现（）也可以实现（）。 A ．定时器 B ．寄存器 C ．分配器 D ．分频器 5、用n个触发器构成扭环型计数器,可得到最大计数长度是（）。 A、n B、2n C、2n D、2n-1 6、一个4 位移位寄存器可以构成最长计数器的长度是（）。 A.8 B.12 C.15 D.16 四、时序逻辑电路的分析（34分） 分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路实现的的逻辑功能。A为输入变量。 五、计数器的分析题（20分） 集成4位二进制加法计数器74161的连接图如图所示，LD是预置控制端； D0、D1、D2、D3是预置数据输入端；Q3、Q2、Q1、Q0是触发器的输出端，Q0是最低位，Q3是最高位；LD为低电平时电路开始置数，LD为高电平时电路计数。试分析电路的功能。要求： （1）画出状态转换图；（10分） （2）检验自启动能力；（6分）
时序逻辑电路的组成及分析方法案例说明
时序逻辑电路的组成及分析方法案例说明 一、时序逻辑电路的组成 时序逻辑电路由组合逻辑电路和存储电路两部分组成，结构框图如图5-1所示。图中外部输入信号用X （x 1，x 2，… ，x n ）表示；电路的输出信号用Y （y 1，y 2，… ，y m ）表示；存储电路的输入信号用Z （z 1，z 2，… ，z k ）表示；存储电路的输出信号和组合逻辑电路的内部输入信号用Q （q 1，q 2，… ，q j ）表示。 x x y 1 y m 图8.38 时序逻辑电路的结构框图 可见，为了实现时序逻辑电路的逻辑功能，电路中必须包含存储电路，而且存储电路的输出还必须反馈到输入端，与外部输入信号一起决定电路的输出状态。存储电路通常由触发器组成。 2、时序逻辑电路逻辑功能的描述方法 用于描述触发器逻辑功能的各种方法，一般也适用于描述时序逻辑电路的逻辑功能，主要有以下几种。 （1）逻辑表达式 图8.3中的几种信号之间的逻辑关系可用下列逻辑表达式来描述： Y =F (X ，Q n ) Z =G (X ，Q n ) Q n +1=H (Z ，Q n ) 它们依次为输出方程、状态方程和存储电路的驱动方程。由逻辑表达式可见电路的输出Y 不仅与当时的输入X 有关，而且与存储电路的状态Q n 有关。 （2）状态转换真值表 状态转换真值表反映了时序逻辑电路的输出Y 、次态Q n +1与其输入X 、现态Q n 的对应关系，又称状态转换表。状态转换表可由逻辑表达式获得。 （3）状态转换图
状态转换图又称状态图，是状态转换表的图形表示，它反映了时序逻辑电路状态的转换与输入、输出取值的规律。 （4）波形图 波形图又称为时序图，是电路在时钟脉冲序列CP的作用下，电路的状态、输出随时间变化的波形。应用波形图，便于通过实验的方法检查时序逻辑电路的逻辑功能。 二、时序逻辑电路的分析方法 1.时序逻辑电路的分类 时序逻辑电路按存储电路中的触发器是否同时动作分为同步时序逻辑电路和异步时序逻辑电路两种。在同步时序逻辑电路中，所有的触发器都由同一个时钟脉冲CP控制，状态变化同时进行。而在异步时序逻辑电路中，各触发器没有统一的时钟脉冲信号，状态变化不是同时发生的，而是有先有后。 2.时序逻辑电路的分析步骤 分析时序逻辑电路就是找出给定时序逻辑电路的逻辑功能和工作特点。分析同步时序逻辑电路时可不考虑时钟，分析步骤如下： （1）根据给定电路写出其时钟方程、驱动方程、输出方程； （2）将各驱动方程代入相应触发器的特性方程，得出与电路相一致的状态方程。 （3）进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算，得到相应的次态和输出。 （4）列状态转换表。画状态图或时序图。 （5）用文字描述电路的逻辑功能。 3.案例分析 分析图8.39所示时序逻辑电路的逻辑功能。 图8.39 逻辑电路 解:该时序电路的存储电路由一个主从JK触发器和一个T触发器构成，受统一的时钟CP控制，为同步时序逻辑电路。T触发器T端悬空相当于置1。 （1）列逻辑表达式。 输出方程及触发器的驱动方程分别为
电子技术基础复习题-时序逻辑电路(1)
《电子技术基础》复习题 时序逻辑电路 一、填空题: 1.具有“置0”、“置1”、“保持”和“计数功能”的触发器是（） 2.触发器有门电路构成，但它不同门电路功能，主要特点是：（） 型触发器的直接置0端Rd、置1端Sd的正确用法是（） 4.按触发方式双稳态触发器分为：（） 5.时序电路可以由（）组成 6.时序电路输出状态的改变（） 7.通常寄存器应具有（）功能 8.通常计数器应具有（）功能 9. M进制计数器的状态转换的特点是设初态后，每来（）个CP时，计数器又重回初态。 10.欲构成能记最大十进制数为999的计数器，至少需要（）个双稳触发器。 11. 同步时序逻辑电路中所有触发器的时钟端应（）。 二、选择题: 1.计数器在电路组成上的特点是（） a)有CP输入端，无数码输入端 b) 有CP输入端和数码输入端 c) 无CP输入端，有数码输 入端 2.按各触发器的状态转换与CP的关系分类，计数器可分为（）计数器。 a）加法、减法和加减可逆 b）同步和异步 c）二、十和M进制 3. 按计数器的状态变换的规律分类，计数器可分为（）计数器。 a）加法、减法和加减可逆 b）同步和异步 c）二、十和M进制 4 按计数器的进位制分类，计数器可分为（）计数器。 a）加法、减法和加减可逆 b）同步和异步 c）二、十和M进制 5. n位二进制加法计数器有（）个状态，最大计数值是（）。 a）2n-1 b）2n c）2n-1 6.分析时序逻辑电路的状态表，可知它是一只（）。 (a) 二进制计数器(b)六进制计数(c) 五进制计数器 7. 分析如图所示计数器的波形图，可知它是一只（）。 (a) 六进制计数器(b) 七进制计数器(c) 八进制计数器
时序逻辑电路(
第六章时序逻辑电路 内容提要 【熟悉】触发器四种电路结构及动作特点,四种逻辑功能及其逻辑关系、逻辑符号,逻辑功能的四种描述方法 【掌握】时序电路的特点和一般分析方法 【熟悉】寄存器的功能、分类及使用方法, 双向移位寄存器的级联【掌握】计数器的功能和分类,级联法、置位法构成N进制计数器【掌握】555定时器构成三种电路的工作特点、连接方法及主要参数一．一．网上导学 二．二．典型例题 三．三．本章小结 四．四．习题答案 网上导学 §6.1时序逻辑电路的特点 时序逻辑电路的特点：任意时刻的输出不仅取决于该时刻的输入，而 且还和电路原来的状态有关，所以时序电路具有记 忆功能。 在第五章中，向大家介绍了组合电路。 组合电路的特点是其任意时刻的输出状态仅取决于该时刻的输入状态。 ２．时序电路逻辑功能描述方法 在上面给出的时序电路结构框图中，包括组合逻辑电路和具有记忆功能的存储电路。 输出变量y1，y2，y3。。。。y b，合称输出矢量Y(t)。 输入变量x1，x2，x3。。。。x a，合称输入矢量X(t)。 同样，存储电路的输入、输出称之为矢量P(t)和矢量Q(t)
按照结构图，我们可以列出三组方程：设tn+1，tn分别为相邻的两个离散的时间瞬间。 矢量Y(tn)是X(tn)，Q(tn)的函数，称输出方程。 矢量P(tn)是X(tn)，Q(tn)的函数，称驱动方程。 矢量Q(tn+1)是P(tn)，Q(tn)的函数，称状态方程。 本节问答题 1．1．什么叫组合逻辑电路？ 2．2．什么叫时序逻辑电路？ 3．3．它们在逻辑功能和电路结构上各有什么特点？ 4．4．在时序电路中，时间量tn+1，tn各是怎样定义的？描述时序电路功能需要几个方程，它们各表示什么含义？ §６.２触发器 在这一节中,向大家介绍一种最基本的存储电路触发器（flip-flop）。触发器具有以下基本特点： （１）具有两个稳定的（０和１）状态，能存储一位二进制信息； （２）根据不同的输入，可将输出置成０或１状态； （３）当输入信号消失后，被置成的状态能保存下来。 ６.2.1 基本ＲＳ触发器 一．电路结构及逻辑符号 在本书第三章里，我们讲了各种门电路，若把两个反相器按照a 图的形式连接起来，可以看出，A点和B点信号是反相的，而A点和C点始终保持同一电平。这样，可以把A，C视为同一点（下面的b 图和c图）。在C图中，A，B两点始终反相，而且电路状态稳定，在没有外界干扰或者触发的状态下，电路能够保持稳定的输出。(这一
实验三时序逻辑电路
实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第 9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由 8 个 LED 组成，工作时始终为 1 暗 7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。 2、序列发生器（第 10 周课内实物验收计数器方案）分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳变代表 1。信号的保持不会超过一个比特位的时间间隔。即使是 0 或 1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图 3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载 4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当 4 位数据全部传输完成后，重新加载新数据，继续传输，如图 3.2 所示。
时序逻辑电路题
《时序逻辑电路》练习题及答案 [5.1] 分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。 图P5.1 [解] 驱动方程：311Q K J ==， 状态方程：n n n n n n n Q Q Q Q Q Q Q 13131311⊕=+=+； 122Q K J ==， n n n n n n n Q Q Q Q Q Q Q 1221211 2 ⊕=+=+； 33213Q K Q Q J ==，， n n n n Q Q Q Q 1231 3 =+； 输出方程：3Q Y = 由状态方程可得状态转换表，如表5.1所示；由状态转换表可得状态转换图，如图A5.1所示。电路可以自启动。 表5.1 图A5.1 电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循环。 [5.2] 试分析图P5.2时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。 图P5.2
[解] 驱动方程：21Q A D =， 212Q Q A D = 状态方程：n n Q A Q 21 1 =+， )(12211 2 n n n n n Q Q A Q Q A Q +==+ 输出方程：21Q Q A Y = 表5.2 由状态方程可得状态转换表，如表5.2所示；由状态转换表 可得状态转换图，如图A5.2所示。 电路的逻辑功能是：判断A 是否连续输入四个和四个以上“1” 信号，是则Y=1，否则Y=0。 图A5.2 [5.3] 试分析图P5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。 图P5.3 [解] 321Q Q J =，11=K ； 12Q J =，312Q Q K =； 23213Q K Q Q J ==， =+1 1 n Q 32Q Q ·1Q ； 211 2Q Q Q n =++231Q Q Q ； 323211 3 Q Q Q Q Q Q n +=+ Y = 32Q Q 电路的状态转换图如图A5.3所示，电路能够自启动。 图A5.3 [5.4] 分析图P5.4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A 为输入变量。
时序逻辑电路1
时序逻辑电路1 实验一、四位寄存器的设计 一、实验目的 设计一个带有异步置数和同步清零信号的4位寄存器，并在开发板上验证。 二、编写HDL文件 module register( input load, input clk, input clr, input wire [3:0]d, output reg[3:0]q ); reg [25:0]q1; always@(posedge clk or posedge clr) begin if(clr==1) q1<=0; else q1<=q1+1; end assign mclk=q1[25]; always@(posedge mclk or posedge clr) if(clr==1) q<=0; else if(load==1) q<=d; endmodule 三、编写约束文件 NET"clk"LOC="B8"; NET"clr"LOC="P11"; NET"load"LOC="L3"; NET"d[0]"LOC="K3"; NET"d[1]"LOC="B4"; NET"d[2]"LOC="G3"; NET"d[3]"LOC="F3"; NET"q[0]"LOC="M5"; NET"q[1]"LOC="M11"; NET"q[2]"LOC="P7"; NET"q[3]"LOC="P6"; 四、RTL级电路图
五、验证实验结果 调节四位开关的值，观察四位LED灯的示数，判断是否相等；并使清零开关处于有效位置，观察是否异步清零；使置数位有效，观察是否同步置数，发现结果正确，实验成功。 实验二、可逆十进制加法器 一、实验目的 设计一个具有异步清零、同步置数端的可逆十进制计数器。选1Hz作为CLK 信号，4个LED灯指示计数状态，一个逻辑开关作为清零端，一个逻辑开关作为置数端，一个逻辑开关作为计数方式。 二、编写HDL文件 module keni( input clk, input clr, input load, input ni, input [3:0]d, output reg [3:0]a ); reg [25:0]q1; always@(posedge clk ) begin if(q1==50000000) q1<=0; else q1<=q1+1; end assign q=q1[25]; always@(posedge q or posedge clr or posedge load) begin if (clr==1) a<=0;
时序逻辑电路分析举例
时序逻辑电路分析例题 1、 分析下图时序逻辑电路。 解： 1、列出驱动方程：111==K J 1//122Q A AQ K J +== 2、列出状态方程： 将驱动方程代入JK 触发器的特性方程Q K JQ Q //*+=得： /1*1Q Q = 212/1//21//2/1*2Q AQ Q Q A Q Q A Q AQ Q +++= 3、列出输出方程： 21//2/1Q Q A Q AQ Y += 4、列出状态转换表： （1）当A=1时： 根据：/1*1Q Q =；21/2/1*2Q Q Q Q Q +=；/ 2/1Q Q Y =得：
（2）当A=0时： 根据：/1*1Q Q =；2/1/21*2 Q Q Q Q Q +=；21Q Q Y =得： 5、画状态转换图： 6、说明电路实现的逻辑功能： 此电路是一个可逆4进制（二位二进制）计数器，CLK 是计数脉冲输入端，A 是加减控制端，Y 是进位和借位输出端。当控制输入端A 为低电平0时，对输入的脉冲进行加法计数，计满4个脉冲，Y 输出端输出一个高电平进位信号。当控制输入端A 为高电平1时，对输入的脉冲进行减法计数，计满4个脉冲，Y 输出端输出一个高电平借位信号。 2、如图所示时序逻辑电路，试写出驱动方程、状态方程，画出状态图，说明该电路的功能。
()()n n n n n n n n n n n n n n Q XQ Q Q X Q Q X Q Q Q X Q Q X Q Q X Q 0 1 1 1 1 010110 11+=⊕=+=⊕=++ 输出方程 ()01Q Q X Z ⊕= 1、 状态转换表，如表所示。状态转换图，略。 CP X Z
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第 5 章时序逻辑电路 5.1时序逻辑电路的基本概念 1.时序逻辑电路的结构及特点 时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关，触发器就是最简单的时序逻辑电路，时序逻辑电路中必须含有存 储电路。时序电路的基本结构如图 5.1 所示，它由组合电路和存储电路两部分 组成。 图 5.1时序逻辑电路框图 时序逻辑电路具有以下特点： （1）时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路 要记忆给定时刻前的输入输出信号，是必不可少的。 （2）时序逻辑电路中存在反馈，存储电路的输出状态必须反馈到组合电路的 输入端，与输入信号一起，共同决定组合逻辑电路的输出。 2.时序逻辑电路的分类 （ 1）按时钟输入方式 时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。同步时序电路中，各触发器受同一时钟控制，其状态转换与所加的时钟脉冲信号都是同步的；异步时序电路中，各触发器的时钟不同，电路状态的转换有先有后。同 步时序电路较复杂，其速度高于异步时序电路。 （ 2）按输出信号的特点 根据输出信号的特点可将时序电路分为米里（Mealy）型和摩尔（Moore）型两类。米里型电路的外部输出 Z 既与触发器的状态 Q n有关，又与外部输入 X 有
关。而摩尔型电路的外部输出Z 仅与触发器的状态Q n有关，而与外部输入X 无关。 （ 3）按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组（驱动方程、输出方程、 状态方程）、状态表、状态图、时序图等方法。这些方法可以相互转换，而且 都是分析和设计时序电路的基本工具。 5.2时序逻辑电路的分析方法和设计方法 1.时序逻辑电路的分析步骤 （1）首先确定是同步还是异步。若是异步，须写出各触发器的时钟方程。 （2）写驱动方程。 （3）写状态方程（或次态方程）。 （4）写输出方程。若电路由外部输出，要写出这些输出的逻辑表达式，即输 出方程。 （5）列状态表 （6）画状态图和时序图。 （7）检查电路能否自启动并说明其逻辑功能。 5.2.1同步时序逻辑电路的设计方法 1.同步时序逻辑电路的设计步骤 设计同步时序电路的一般过程如图 5.10 所示。 图 5.10同步时序电路的设计过程
时序逻辑电路习题集答案
第六章时序逻辑电路 6.1 基本要求 1. 正确理解组合逻辑电路、时序逻辑电路、寄存器、计数器、同步和异步、计数和分 频等概念。 2. 掌握时序逻辑电路的分析方法，包括同步时序逻辑电路和异步时序逻辑电路。 3. 熟悉寄存器的工作原理、逻辑功能和使用。 4. 掌握二进制、十进制计数器的构成原理。能熟练应用集成计数器构成任意进制计数 器。 5. 掌握同步时序逻辑电路的设计方法。 6.2自测题 一、填空题 1．数字电路按照是否有记忆功能通常可分为两类：、。 2．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。 3．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。 4. 用D触发器来构成12进制计数器，需要个D触发器。 二、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3. N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 4. N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 5．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 6．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 7．一位8421BCD码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 8.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。 A.2 B.3 C.4 D.8 9．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 10．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 11．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
时序逻辑电路习题解答解读
自我测验题 1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。A．SR=0B．SR=1C．S+R=0D．S+R=1 Q G 22 Q R S 图T4.1图T4.2 2．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态， 其R S?应为。 A．R S?=．R S?=10D．R S?=11 3．SR锁存器电路如图T4.3所示，已知X 、Y波形，判断Q的波形应为A、B、C、D 中的。假定锁存器的初始状态为0。 X Y X Y A B C D 不定 不定 （a）(b) 图T4.3 4．有一T触发器，在T=1时，加上时钟脉冲，则触发器。 A．保持原态B．置0C．置1D．翻转 5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。 A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=1 6．电路如图T4.6所示。实现A Q Q n n+ = +1的电路是。
A A A A A ． B ． C ． D ． 图T4.6 7．电路如图T4.7所示。实现n n Q Q =+1的电路是 。 CP CP CP A ． B ． C ． D ． 图T4.7 8．电路如图T4.8所示。输出端Q 所得波形的频率为CP 信号二分频的电路为。 1 A ． B ． C ． D ． 图T4.8 9．将D 触发器改造成T T Q 图T4.9 A ．或非门 B ．与非门 C ．异或门 D ．同或门 10．触发器异步输入端的作用是。 A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是。 A ．只与输入有关
时序逻辑电路设计
时序逻辑电路的设计 、实验目的 1. 熟悉集成计数器的逻辑功能和各控制端的作用。 2. 掌握计数器的使用方法。 3. 掌握任意进制计数器的设计方法。 4. 了解8421BCD和5421BCD的编码规则。 二、实验器材 集成计数器74LS90、四2输入与非门74LS00、双4输入与非门74LS20、四异或门74LS86、六非门74LS04、显示译码器7447/7448、七段数码管 三、实验任务及要求 1. 设计要求 （1）用1 片74LS90和1 片与非门设计一个5 进制计数器。 （2）用2片74LS90和1片与非门设计一个四十以内（十以上）的任意进制计数器。 2. 实验内容 （1）测试所用芯片74LS90的逻辑功能（置0、置9、8421BCD计数输出功能）。（2）组装所设计的时序逻辑电路，并验证其功能是否正确。 提示：计数器的状态输出端分别接在实验箱上的显示译码器的输入端，用七段数码管显示计数状态值。CP接实验箱上的可调连续脉冲。 四、实验原理 1. 74LS90的逻辑功能
74LS90是二－五－十进制异步计数器。 (1)R9(1)=R9(2)=“ 1”，Q3Q2Q1Q0=1001，置9； (2)R0(1)=R0(2)=“ 1”，R9(1)‖R9(2)=“0”，Q3Q2Q1Q0=0000置, 0； (3)计数脉冲由CP0端输入，输出由Q0 端引出，即得二进制计数器； (4)计数脉冲由CP1 端输入，输出由Q3,Q2,Q1端引出，即得五进制计数器； (5)将Q0和CP1相连，计数脉冲由CP0端输入，输出由Q3,Q2,Q1,Q0端引出，即得8421BCD码十进制计数器； 2. 时序逻辑电路的基本设计方法 Step 1：明确设计电路功能，作出基于功能涉及到的所有编码排序的状态转换图；Step 2 ：判断电路是否有输入或输出变量，并根据状态转换图画出状态转换表；Step 3 ：根据状态转换表，分离出各触发器输出量Q0~Q m(m=1、2、3, )、输出变量Y 的卡诺图并化简，得到各个触发器的状态方程；
实验二 时序逻辑电路的设计
实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221 -≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。