时序电路分析中状态表与状态图输出的合理描述
第29卷第1期湖南文理学院学报(自然科学版)Vol.29No.1 2017年3月Journal of Hunan University of Arts and Science(Science and Technology)Mar.2017 doi:10.3969/j.issn.1672–6146.2017.01.012
时序电路分析中状态表与状态图输出的合理描述
王文虎
(湖南文理学院电气与信息工程学院,湖南常德,415000)
摘要:在现有各版本的数字电子技术教材中,在时序电路分析中状态表与状态图的输出状态均存在着概念描述不清晰的现象。为了有助于时序电路的分析与理解,本文完善了状态表的描述方法,修改了状态图的绘制原则。补充与完善后的状态表与状态图在其输出的概念描述上更加直观与清晰。
关键词:状态表;状态图;现态;次态;输出
中图分类号:TN79文献标志码:A
文章编号:1672–6146(2017)01–0055–03
The reasonable description of the output of the state table and the state diagram of
the Sequential circuit
Wang Wenhu
(College of Electrical and Information Engineering,Hunan University Arts&Science,Changde415000,China)
Abstract:In the existing versions of the digital electronic technology textbooks,there is a phenomenon that the description of output status in the status analysis of expression is unclear.In order to contribute to the sequential circuits'analysis and understanding,the state table is described and state diagram is modified with a suitable drawing principle in this paper.The complemented and improved output status is more intuitively.
Key words:the state table;state diagram;present state;next state;output
数字电子技术中的时序电路在结构上必然含有由触发器所组成的存储单元,对它的描述相比组合电路多了许多术语。电路在时钟基准的前提下提出了输入及现态、次态及输出等概念,恰当描述这一系列关联性术语,对快速、正确理解和掌握相关知识至关重要。然而,现有教材[1–4]的时序电路逻辑功能分析对状态转换表中的次态及输出描述不够明确,或者说不够合理。本文将分析状态转换表以及状态图中输出状态表达不合理的描述,并完善状态图的绘制原则和描述方法。
1存在的问题
文献[1]中,P229状态转换表5.2.1,P231状态转换表5.2.3对输出状态的计算是不合理的。
文献[2]中,P250状态转换表6.1.1、状态转换表6.1.2,P254状态转换表6.2.1,P256状态转换表6.2.2, P276状态转换表6.4.1对输出状态的计算是不合理的。
文献[3]中,P140状态转换表4-1,P141状态转换表4-2对输出状态的计算是不合理的。
文献[4]中,P164状态转换表5.2.1,P166状态转换表5.3.1,P168状态转换表5.3.2、状态转换表5.3.3对输出状态的计算是不合理的。
归纳各版本的教材内容,在时序电路逻辑功能状态转换表的表述时,都存在直接套用时序电路输
通信作者:王文虎,cdwwh@https://www.360docs.net/doc/a06657644.html,。收稿日期:2016–11–02
基金项目:2015年湖南省高等教育研究改革项目(湘教通[2015]291号第388号)。
数字电子技术基础实验三 时序电路设计
数字电子技术基础 实验报告 题目：实验三时序电路设计 小组成员： 小组成员：
实验三时序电路设计 一、实验目的 1.熟悉使用QuartusⅡ软件内嵌函数，实现脉冲信号； 2.了解掌握实验开发板上数码管和LED部分 3.强化对74161二进制计数器、7447七段译码器、74194移位寄存器的理解和应用。 二、实验要求 要求1：参照参考内容，用QuartusⅡ软件内嵌函数ipm_counter 实现50M分频，输出频率为1Hz秒脉冲信号，用实验板上绿色LED灯观察。 要求2：参照参考内容中数码管显示控制电路设计方法，用74161二进制计数器、7447七段译码器和若干门电路，用原理图输入方法实现一个七段数码管上显示0、1、2、3、4、5、0、2、4、1、3、5。 要求3：参照参考内容，用74161二进制计数器、74194移位寄存器和若干门电路，用原理图输入方法实现彩灯控制器电路设计。 验收要求：将要求2和要求3同时在电路上实现，验收时能够说明电路设计的原理。 注：如果电脑软件出现Megafunction无法启用，可利用绑定按键开关作为时钟信号，验收时需要演示波形仿真结果。 三、实验设备 （1）电脑一台； （2）数字电路实验箱； （3）数据线一根。 （4）EDO实验开发板一个 四、实验原理 要求1:（1）用QuartusⅡ软件内嵌函数ipm_counter实现50M分频，
输出频率为1Hz秒脉冲信号，并用实验板上绿色LED灯观察。 要求2： （1）74161二进制计数器实现输出序列逻辑；
（2）7447七段译码器驱动七段译码管，共阳极数码管显示； （3）经过卡诺图化简实现码制转换所需序列； 要求3： （1）74161二进制计数器实现输出序列逻辑，同上； （2）四位双向移位寄存器，具有左移，右移、保持、等功能。
数字电路时序分析.pdf
数字电路时序分析 1数字电路时序分析 前面介绍了对器件之间的互连系统进行建模所需要的知识，包括对信号完整性的详细分析并估算了由于非理想因素引起的时序变化。但是要正确设计一个数字系统还需要使系统中器件之间可以互相通信，涉及到的内容主要是设计正确的时序，保证器件的时钟/锁存信号与数据信号之间保证正确的时序关系，满足接收端要求的最小建立和保持时间，使得数据可以被正确的锁存。 在本章中将会介绍共用时钟总线（common-clock）和源同步总线（source synchronous）的基本的时序方程。设计者可以利用时序方程来跟踪分析影响系统性能的有时序要求的器件，设置设计目标，计算最大的总线频率和时序裕量。 1.1. 共用时钟定时（common-clock timing） 在共用时钟总线中，总线上的驱动端和接收端共享同一个时钟。图8.1为一个共用时钟总线的例子，是处理器与外围芯片之间的总线接口，由处理器向外围芯片发送数据。图中还示出了位于每一个输入输出单元（I/O cell）的内部锁存器。完成一次数据传输需要两个时钟脉冲，一个用于将数据锁存到驱动端触发器，另一个用于将数据锁存到接收端触发器。整个数据传输过程分为以下几个步骤： 图8.1 共用时钟总线示意图 a．处理器内核产生驱动端触发器的有效输入D p。
b．系统时钟（clk in）的边沿1由时钟缓冲器输出并沿着传输线传播到处理器用于将驱动端触发器的输入（D p）锁存到输出（Q p）。 c．信号Q p沿着传输线传播到接收端触发器的输入（D c），并由第二个时钟边沿锁存。这样有效数据就在外围信号的内核产生了。 基于前面对数据传输过程的分析，可以得到一些基本的结论。首先，电路和传输线的延时必须小于时钟周期，这是因为信号每次从一个器件传播到另一个器件需要两个时钟周期：第一个周期——驱动端触发器将数据锁存到输出（Qp），第二个周期——接收端触发器将输入数据锁存到芯片内核。由电路和PCB走线引起的总延时必须小于一个时钟周期，这一结论限制了共用时钟总线的最高理论工作频率，因此设计一个共用时钟总线时必须考虑每部分的延时，满足接收端的建立和保持时间（建立和保持时间是为了保证能够正确地锁存数据，数据应该在时钟边沿来到之前和之后必须保持稳定的最小时间，这两个条件必须满足）。 1.1.1.共用时钟总线的时序方程 图8.2的时序图用于推导共用时钟总线的时序方程，每个箭头都表示系统中的一个延时，并在图8.1中已表示出来。实线表示的定时回路（timing loop）可用于推导建立时间时序裕量的计算公式，虚线表示的定时回路可用于推导保持时间时序裕量的计算公式。下面会介绍如何使用定时回路来得到时序方程。 图8.2 共用时钟总线的时序图 时延分为三个部分：T co、飞行时间（flight time）和时钟抖动。T co为时钟有效到数据输出有效的时间；飞行时间（T flt）是指PCB上传输线的延时；时钟抖动
数字电路实验八同步时序电路逻辑的设计
实验报告 课程名称：数字电路实验第8 次实验实验名称：同步时序电路逻辑设计 实验时间：2012 年 5 月29 日 实验地点：组号 学号： 姓名： 指导教师：评定成绩：
《数字电路与系统设计》实验指导书 1 一、实验目的： 1．掌握同步时序电路逻辑设计过程。 2．掌握实验测试所设计电路的逻辑功能。 3．学习EDA软件的使用。 二、实验仪器： 三、实验原理： 同步时序电路逻辑设计过程方框图如图8-1所示。
《数字电路与系统设计》实验指导书 2 图8-1 其主要步骤有： 1．确定状态转移图或状态转移表 根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。 2．状态化简 将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。 3．状态分配 这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。 4．选择触发器 通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。 5．排除孤立状态 理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。 经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。 在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真和调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司于20世纪80年代末、90年代初，推出了专门用于电子线路仿真和设计
数字电路与逻辑设计习题_6第六章时序逻辑电路
第六章时序逻辑电路 一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。 2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4. N个触发器可以构成最大计数长度（进制数）为的计数器。 A.N B.2N C.N2 D.2N 5. N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421BCD码计数器至少需要个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少 应使用级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500 13．某移位寄存器的时钟脉冲频率为100KH Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。