verilog代码编写注意事项
Verilog 代码编写注意事项
1、for 循环：虽然for 是可以综合的，但是在写代码时一般不用，因为会占用很多硬件
资源，而且一般我们设计的是时序逻辑设计，用到for循环的地方很少。
2、代码风格：代码风格不是一层不变的，要具体逻辑具体分析。对于同一个逻辑问题，
if…else 和case 只不过是形式上的不同，综合工具优化功能足够强的话，就会看穿这个形式上的不同，实现逻辑上的相同。
3、inout 端口的使用：当inout 作为输入端口使用时，一定要把它置为高阻态，当inout
端口作为输出口使用时，直接对输出信号赋值即可。
例如：inout wire io_data ; //inout 端口。
input reg out_data ; //需要向io_data 输出的数据。
input reg io_link ; //inout 口方向控制。
Assign io_data = io_link ? out_data : 1’bz ; /*这步是关键，inout作为输入端口使用时，io_link=0 , 必须把io_data 置为高阻态。当inout 端口作为输出口使用时，将io_link=1 ,将out_data赋值给io_data就可以了。*/
4、注释：代码注释时一个最大的共同错误是，注释描述的只是代码本身所实现的功能。正
确的注释写法是，应该假定读者是一个有经验的工程师，他熟悉verilog语言本身，但对于该工程并不熟悉。注释的最高境界是：抛开源代码，单从注释就明白设计者所要实现的功能。
例如：错误的注释：addr <= addr + 1’b1 ; //addr自增1.
这句注释不会给读者提供任何有用的信息。
正确的注释,(假定该工程是FPGA与MCU通信)
addr<= addr + 1’b1 ; //在MCU写入一个字节数据后，addr 自增1 ，以供MCU读取下一个字节数据。
5、状态机：verilog描述的电路大都是并行实现的，但是对实际的工程应用，往往需要让
硬件来实现一定具有一定顺序的工作，这就要用到状态机的思想，构成状态机的基本要素是状态机的输入（如SRAM的wr_req ,rd_req）、输出（状态变化后引起的变化）、状态（如SRAM的IDLE、WR_S1、RD_S1等等），状态机分为有限状态机和无限状态机，实际设计中一般都指有限状态机。
6、Moore 和Mealy ：Moore 型状态机的状态变化仅和当前状态有关，而与输入条件无关，
Mealy型状态机的状态变化不仅与当前状态有关，还取决于当前的输入条件。
7、状态机的写法：一段式、两段式、三段式，它们在速度、面积、代码可维护性等各个方
面互有优劣，对三种写法在不同项目应用中进行不同的分析。
8、异步复位/同步复位的亚稳态状况：每个寄存器都有一个端口是clr异步清零端，亚稳
态出现的概率大。同步复位需要消耗额外的FPGA的内部资源，无法充分利用FPGA内部专用的清零端口CLR ，但是出现亚稳态的概率大大降低了（只是降低，不能避免）。
9、亚稳态：0或1 的状态不稳定。解决亚稳态的方法就是：异步复位、同步释放的双缓
冲电路。该电路由两个同一时钟沿触发的层叠寄存器组成，该始终必须和目标寄存器是一个时钟域。
例如：input clk ; // 系统时钟信号。
input rst_n ; //输入复位信号，低电平有效。
output rst_n2 ; //异步复位、同步释放输出。
reg rst_nr1 , rst_nr2 ; //两级层叠复位产生，低电平有效
always @ (posedge clk or negedge rst_n)
if (!rst_n) rst_nr1 <= 1’b0 ;
else rst_nr1 <= 1’b1 ;
always @ (posedge clk or negedge rst_n)
if (!rst_n) rst_nr2 <= 1’b0 ;
else rst_nr2 <= rst_nr1 ;
10、PLL ((Phase Locked Loop) 锁相环
1）、锁相环将压控振荡器输出的频率和相位“锁定”到输入参考源的频率和相位上，这种电子伺服环路无需线圈或电感，即可进行选频调谐和滤波，这正是微型固态电路所希望的。
2）、应用：倍频、频率合成、FM解调器、音频解码。
3）、组成：相位比较器、低通滤波器、线性亚控震荡器。
4）、原理:
https://www.360docs.net/doc/a35748560.html,/link?url=CRLOCilPlYNzsOIQYH-jtcMLNQCLdr9vlDy2JOHGe5aLiK5 KUhdu_AoiSpQwKbypi4kHK5ss2NTJscEQdhpJWzoDyle06wwXEkCuYRHJO_K
11、速度与面积互换原则：速度（指整个工程稳定运行所能够达到的最高时钟频率，它不仅和FPGA内部各个寄存器的建立时间、保持时间以及FPGA与外部期间接口的各种时序要求有关，而且还和两个紧邻的有紧密逻辑关系的寄存器间的逻辑延时、走线延时有关）。面积（可以通过一个工程运行所消耗的触发器、查找表数量或者等效门数量来衡量）。两者是一对矛盾的统一体。
11、内部逻辑产生的时钟：即使用组合逻辑的输出作为时钟信号或异步复位信号，因
为组合逻辑产生的时钟不可避免地会有毛刺出现，会违反建立时间和保持时间要求，会影响后续的输出状态。解决方法和异步复位、同步释放原理一致，用专用时钟信号（可以是外部晶振输入时钟或者PLL处理后的时钟信号）先打一拍，从而避免组合逻辑直接输出。对于输出的时钟信号或复位信号最好让它走全局时钟网络，从而减小时钟网络延时，提升系统时序性能。
12、分频时钟：主时钟的若干分频信号作为的时钟，不同频率的时钟太多是很不好的
设计风格。对于资源丰富的FPGA，一般会内嵌有多个PLL 和DLL 专门用于时钟管理。
对于某些无法使用PLL或DLL 的资源器件可以用使能时钟，将分频时钟作为使能信号。
13、门控时钟：组合逻辑中多用门控时钟，对于上升沿有效的系统时钟clk，它的下降
沿先把门控信号打一拍，然后再用这个是能信号和系统时钟相与后作为后续电路的门控时钟。
14、跨时钟域信号处理方法：使用握手协议方式处理跨时钟域数据传输时，只需呀对双
方的握手信号分别使用脉冲检测方法进行同步。该方式能够使接受到的数据稳定可靠，有效地避免了亚稳态的出现，但控制信号握手检测会消耗通信双方较多的时间。
15、对于代码中始终没有变化的信号值，很可能让“智能”的综合工具优化了，那么该
信号所对应的寄存器就没有了，并对没有变化的信号值显示高阻态。
16、任务和函数
不同点：任务：1）、一般用于调试，或对硬件进行行为描述。任务既可以表示组合逻辑，也可以表示时序逻辑。
2）、任务可以包含时序控制（#、@、wait）.
3）、端口可以定义为input 、output 、inout 。
4）、任务既可以调用任务也可以调用函数。
函数：1）、一般用于计算，或者描述组合逻辑（因为不能包含延时）
2）、函数中不可以包含任何延时，函数仿真时间为0。
3）、端口参数只能是input 、而且由函数名返回一个结果。
4）、函数可以调用函数，但不可以调用任务（因为任务中包含时序控制，而函数不能有时序控制）。
相同点：1）、函数和任务只能在模块module endmodule 中调用。
2）、在任务和函数中不能声明wire类型。
3）、所有输入/输出都是局部寄存器。
4）、任务和函数执行完后才能返回结果。
5）、如果任务或函数中包含forever语句，那么永远不会返回结果。Verilog task
任务定义：
task 任务名；//这里不能列出端口名列表
端口及数据类型声明语句；//任务可以没有或者一个或者多个参数，值通过参
数传入/传出任务，可以没有返回值，也可以通过输出端口返回一个或多个返回值。
begin //在任务定义结构内不允许出现initial或者always 过程块。
语句1；//任务定义结构内可以出现“disable中止语句”，这条语句的执行将中断正
语句2；//在执行的任务。当任务被中断后，程序流程将返回到调用任务的地方继
……..//续向下执行。
end
endtask
调用任务：任务名（端口名列表）；//可以调用其他的任务或函数，也可以调用该任务本身。任务调用语句只能出现在过程块内，任务调用语句就像一条普通的行为语句那样得到处理。当被调用的任务具有输入或输出端口时，任务调用语句必须包含端口名列表，这个列表内各个端口名出现的顺序和类型必须与任务定义结构中端口说明部分的端口顺序和类型相一致，注意只有寄存器类的变量才能与任务的输出端口相对应。
Verilog function
函数定义：
function <返回值类型或返回值宽度> <函数名> ；//宽度：[msb : lsb] .类型：integer 、real 函数只返回一个数据，缺省为reg 类型，
<输入端口说明> ; //至少有一个输入，不能包含任何输出或双向端口。
<局部变量说明> ;
begin
<行为语句1 > ；//函数不允许有”disable中止语句”
<行为语句2 > ；
…………….
end
endfunction
虽然函数只返回单个值，但返回的值可以直接给信号连接赋值。这在需要有多个输出时非常有效。
函数调用：函数名（端口名列表）；//函数的调用不能单独作为一条语句出现，它只能作为一个操作数出现在调用语句内，如: out = getbyte(input , number);
也可以出现在assign连续赋值语句中，如: assign net1 = getbyte (input1 , 3 );
VerilogHDL经典程序非常适合新手
一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0; 2'b01:y=i1; 2'b10:y=i2; 2'b11:y=i3; default:y=0; 一、2线-4线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}<=2'b00; else{q1,q0}<={q1,q0}+1'b1; end endmodule 二、4选1数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y); input i0,i1,i2,i3,a1,a0; output y; reg y; always@(a1or a0) begin case({a1,a0}) 2'b00:y=i0;
74LS138Verilog源码
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2020/02/28 13:40:03 // Design Name: // Module Name: _74ls138 // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module _74ls138(nE1,nE2,E3,B,nY); input nE1,nE2,E3; input [2:0]B; output[7:0]nY; reg[7:0]nY; always@(nE1,nE2,E3,B) if(!nE1 && !nE2 && E3) begin case(B) 3'b000: nY = 8'b1111_1110; 3'b001: nY = 8'b1111_1101; 3'b010: nY = 8'b1111_1011; 3'b011: nY = 8'b1111_0111; 3'b100: nY = 8'b1110_1111; 3'b101: nY = 8'b1101_1111; 3'b110: nY = 8'b1011_1111; 3'b111: nY = 8'b0111_1111; default:nY = 8'b1111_1111; endcase end
VERILOG语言编写规范
VERILOG语言编写规范 1 目的 本规范的目的是提高书写代码的可读性可修改性可重用性，优化代码综合和仿真结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范化公司的ASIC设计输入从而做到 1. 逻辑功能正确 2.可快速仿真 3. 综合结果最优如果是hardware model) 4. 可读性较好。 2 范围 本规范涉及Verilog HDL编码风格，编码中应注意的问题， Testbench的编码等。 本规范适用于Verilog model的任何一级（ RTL behavioral, gate_level)，也适用于出于仿真，综合或二者结合的目的而设计的模块。 3 定义 Verilog HDL ： Verilog 硬件描述语言 FSM ：有限状态机 伪路径：静态时序分析（ STA）认为是时序失败，而设计者认为是正确的路径 4 引用标准和参考资料 下列标准包含的条文通过在本标准中引用而构成本标准的条文在标准出版时所示版本 均为有效所有标准都会被修订使用本标准的各方应探讨使用下列标准最新版本的可能性 Actel HDLCoding Style Guider Sun Microsystems Revision 1.0 VerilogStyle and Coding Guidelines 5 规范内容 5.1 Verilog 编码风格
本章节中提到的Verilog编码规则和建议适应于 Verilog model的任何一级（ RTL behavioral,gate_level) 也适用于出于仿真，综合或二者结合的目的而设计的模块。 5.1.1 命名规范 选择有意义的信号和变量名，对设计是十分重要的。命名包含信号或变量诸如出处，有效状态等基本含义下面给出一些命名的规则。 1. 用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来如 For ( I = 0; I < 1024; I = I + 1 ) Mem[I]<= #1 32’b0; For 语句中的循环指针I 就没必要用loop_index作为指针名。 2. 用连贯的缩写 长的名字对书写和记忆会带来不便，甚至带来错误采用缩写时应注意同一信号在模块中的一致性。缩写的例子如下： Addr address Pntr pointer Clk clock Rst reset 3. 用名字前加小写n表示低电平有效高电平有效的信号不得以下划线表示短暂 的引擎信号建议采用高有效 如 nRst, nTrdy, nIrdy nIdsel. 4. 大小写原则 名字一般首字符大写，其余小写（但parameter, integer 定义的数值名可全部用大写），两个词之间要用下划线连接（或第二个单词首字母大写） 如 :Packet_addr, Data_in, Mem_wr , Mem_ce_ Or: PacketAddr, DataIn, MemWr , MemCe 5.全局信号名字中应包含信号来源的一些信息 如: D_addr[7:2] 这里的 D 指明了地址是解码模块(Decoder module)中的地址.
全数字锁相环的verilog源代码讲解
支持论坛发展帖出全数字锁相环的verilog源代码,仿真已通过 module dpll(reset,clk,signal_in,signal_out,syn; parameter para_K=4; parameter para_N=16; input reset; input clk; input signal_in; output signal_out; output syn; reg signal_out; reg dpout; reg delclk; reg addclk; reg add_del_clkout; reg [7:0]up_down_cnt; reg [2:0]cnt8; reg [8:0]cnt_N; reg syn; reg dpout_delay; reg [8:0]cnt_dpout_high; reg [8:0]cnt_dpout_low; /******phase detector*****/ always@(signal_in or signal_out begin dpout<=signal_in^signal_out; end /******synchronization establish detector*****/ always@(posedge clk or negedge reset begin if(!reset dpout_delay<='b0; else dpout_delay<=dpout; end always@(posedge clk or negedge reset begin if(!reset begin cnt_dpout_high<='b0; cnt_dpout_low<='b0; end else if(dpout if(dpout_delay==0 cnt_dpout_high<='b0; else if(cnt_dpout_high==8'b11111111 cnt_dpout_high<='b0; else cnt_dpout_high<=cnt_dpout_high+1; else if(!dpout if(dpout_delay==1 cnt_dpout_low<='b0; else if(cnt_dpout_low==8'b11111111 cnt_dpout_low<='b0; else cnt_dpout_low<=cnt_dpout_low+1; end always@(posedge clk or negedge reset begin if(!reset syn<='b0; else if((dpout&&!dpout_delay||(!dpout&&dpout_delay if(cnt_dpout_high[8:0]-cnt_dpout_low[8:0]<=4||cnt_dpout_low[8:0]- cnt_dpout_high[8:0]<=4 syn<='b1; else syn<='b0; end /****up down couter with mod=K****/ always@(posedge clk or negedge reset begin if(!reset begin delclk<='b0; addclk<='b0; up_down_cnt<='b00000000; end else begin if(!dpout begin delclk<='b0; if(up_down_cnt==para_K-1 begin up_down_cnt<='b00000000; addclk<='b0; end else begin up_down_cnt<=up_down_cnt+1; addclk<='b0; end end else begin addclk<='b0; if(up_down_cnt=='b0 begin up_down_cnt<=para_K-1; delclk<='b0; end else if(up_down_cnt==1 begin delclk<='b1; up_down_cnt<=up_down_cnt-1; end else up_down_cnt<=up_down_cnt-1; end end end /******add and delete clk*****/ always@(posedge clk or negedge reset begin if(!reset begin cnt8<='b000; end else begin if(cnt8=='b111 begin cnt8<='b000; end else if(addclk&&!syn begin cnt8<=cnt8+2; end else if(delclk&&!syn
VERYLOG编码规范
Verilog编码规范！ 一. 强调Verilog代码编写风格的必要性。 强调Verilog代码编写规范，经常是一个不太受欢迎的话题，但却是非常有必要的。 每个代码编写者都有自己的编写习惯，而且都喜欢按照自己的习惯去编写代码。与自己编写风格相近的代码，阅读起来容易接受和理解。相反和自己编写风格差别较大的代码，阅读和接受起来就困难一些。 曾有编程大师总结说，一个优秀的程序员，能维护的代码长度大约在1万行数量级。代码的整洁程度，很大程度上影响着代码的维护难度。 遵循代码编写规范书写的代码，很容易阅读、理解、维护、修改、跟踪调试、整理文档。相反代码编写风格随意的代码，通常晦涩、凌乱，会给开发者本人的调试、修改工作带来困难，也会给合作者带来很大麻烦。 （实际上英文Coding Style有另一层涵义，更偏重的是，某一个电路，用那一种形式的语言描述，才能将电路描述得更准确，综合以后产生的电路更合理。本文更偏重的是，编写Verilog代码时的书写习惯。） 二. 强调编写规范的宗旨。 缩小篇幅 提高整洁度 便于跟踪、分析、调试 增强可读性，帮助阅读者理解 便于整理文档 便于交流合作 三. 变量及信号命名规范。 1. 系统级信号的命名。 系统级信号指复位信号，置位信号，时钟信号等需要输送到各个模块的全局信号；系统信号以字符串Sys开头。 2. 低电平有效的信号后一律加下划线和字母n。如：SysRst_n；FifoFull_n； 3. 经过锁存器锁存后的信号，后加下划线和字母r，与锁存前的信号区别。如CpuRamRd信号，经锁存后应命名为CpuRamRd_r。 低电平有效的信号经过锁存器锁存后，其命名应在_n后加r。如CpuRamRd_n信号，经锁存后应命名为CpuRamRd_nr 多级锁存的信号，可多加r以标明。如CpuRamRd信号，经两级触发器锁存后，应命名为CpuRamRd_rr。 4. 模块的命名。 在系统设计阶段应该为每个模块进行命名。命名的方法是，将模块英文名称的各个单词首字母组合起来，形成3到5个字符的缩写。若模块的英文名只有一个单词，可取该单词的前3个字母。各模块的命名以3个字母为宜。例如： Arithmatic Logical Unit模块，命名为ALU。 Data Memory Interface模块，命名为DMI。
verilog有限状态机实验报告(附源代码)
有限状态机实验报告 一、实验目的 ●进一步学习时序逻辑电路 ●了解有限状态机的工作原理 ●学会使用“三段式”有限状态机设计电路 ●掌握按键去抖动、信号取边沿等处理技巧 二、实验内容 用三段式有限状态机实现序列检测功能电路 a)按从高位到低位逐位串行输入一个序列，输入用拨动开关实现。 b)每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如 i.输入：1 1 0 1 1 0 1 1 0 1 ii.输出：0 0 0 1 0 0 0 0 0 1 c)用八段数码管显示最后输入的四个数，每输入一个数，数码管变化一次 d)按键按下的瞬间将拨动开关状态锁存 i.注意防抖动（按键按下瞬间可能会有多次的电平跳变） 三、实验结果 1.Rst_n为0时数码管显示0000，led灯不亮，rst_n拨为1，可以开始输入，将输 入的开关拨到1，按下按钮，数码管示数变为0001，之后一次类推分别输入1， 0,1，按下按钮后，数码管为1101，LED灯亮，再输入1，LED灯灭，之后再输 入0，1（即共输入1101101使1101重叠，第二次LED灯不亮），之后单独输入
1101，LED灯亮 2.仿真图像 刚启动时使用rst_n 一段时间后 其中Y代表输出，即控制led灯的信号，sel表示数码管的选择信号，seg表示数码管信号 四、实验分析 1、实验基本结构
其中状态机部分使用三段式结构： 2、整体结构为：
建立一下模块： Anti_dither.v 输入按键信号和时钟信号，输出去除抖动的按键信号生成的脉冲信号op 这一模块实现思路是利用按钮按下时会持续10ms以上而上下抖动时接触时间不超过10ms来给向下接触的时间计时，达到上限时间才产生输出。 Num.v 输入op和序列输入信号A,时钟信号clk和复位信号，复位信号将num置零，否则若收到脉冲信号则将num左移一位并将输入存进最后一位。输出的num即为即将在数码管上显示的值 Scan.v 输入时钟信号，对其降频以产生1ms一次的扫描信号。 Trigger.v 这一模块即为状态机模块，按三段式书写。 整个模块的输入为时钟信号，脉冲信号，序列输入变量，复位信号，输出LED灯控制信号Y。 第一段是状态转换模块，为时序逻辑电路，功能是描述次态寄存器迁移到现态寄存器。即如果收到复位信号将现态置零，否则将上次得到的next_state赋给current_state。
Verilog状态机的写法
Verilog状态机的写法－转 1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富，成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表，因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分，控制单元的主体是一个状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号，因而状态机性能的好坏对系统性能有很大的影响。 有许多可综合状态机的Verilog代码描述风格，不同代码描述风格经综合后得到电路的物理实现在速度和面积上有很大差别。优秀的代码描述应当易于修改、易于编写和理解，有助于仿真和调试，并能生成高效的综合结果。 2 有限状态机 有限状态机(Finite State Machine,FSM)在数字系统设计中应用十分广泛。根据状态机的输出是否与输入有关，可将状态机分为两大类：摩尔(Moore)型状态机和米莉 (Mealy)型状态机。Moore型状态机的输出仅与现态有关；Mealy型状态机的输出不仅与现态有关，而且和输入也有关。图1是有限状态机的一般结构图，它主要包括三个部分，其中组合逻辑部分包括状态译码器和输出译码器，状态译码器确定状态机的下一个状态，输出译码器确定状态机的输出，状态寄存器属于时序逻辑部分，用来存储状态机的内部状态。 图1 状态机的结构框图 2.1 好的状态机标准 好的状态机的标准很多，最重要的几个方面如下： 第一，状态机要安全，是指FSM不会进入死循环，特别是不会进入非预知的状态，而且由于某些扰动进入非设计状态，也能很快的恢复到正常的状态循环中来。这里面有两层含义。其一要求该FSM的综合实现结果无毛刺等异常扰动，其
VHDL+Verilog良好的代码编写风格
VHDL+Verilog良好的代码编写风格（二十五条） 田Sir 发表于: 2010-4-28 13:56 来源: 湖北师范学院电工电子实验教学示范中心良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下：（1）对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； （2）使用有意义的信号名、端口名、函数名和参数名； （3）信号名长度不要太长； （4）对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀；（5）对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； （6）对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； （7）对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； （8）当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； （9）尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； （10）在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等；（11）使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； （12）每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性；（13）建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； （14）在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； （15）在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序：输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； （16）在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； （17）如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性； （18）尽可能使用循环语句和寄存器组来提高源代码的可读性，这样可以有效地减少代码行数； （19）对一些重要的always 语句块定义一个有意义的标号，这样有助于调试。注意标号名不要与信号名、变量名重复； （20）代码编写时的数据类型只使用IEEE 定义的标准类型，在VHDL 语言中，设计者可以定义新的类型和子类型，但是所有这些都必须基于IEEE 的标准； （21）在设计中不要直接使用数字，作为例外，可以使用0 和1。建议采用参数定义代替直接的数字。同
第5章-Verilog HDL语法规范(第10讲)-5.10
Verilog HDL语言规范
Verilog HDL 行为描述语句 本部分介绍行为描述语句。通过行为级建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系通过行为模块的仿真加以验证。同时行为级建模还可以用来生成仿真激励信号，对已设计模块进行仿真验证。
Verilog HDL 行为描述语句 --过程语句 过程分配用于更新reg，integer，time，real， realtime和存储器数据类型。对于过程分配和连续分配来说，有下面的不同之处： ?连续分配 连续分配驱动网络。只要一个输入操作数的值发生变化，则更新和求取所驱动网络的值。 ?过程分配 在过程流结构的控制下，过程分配更新流结构内变量的值。
Verilog HDL 行为描述语句 --过程语句 过程分配的右边可以是求取值的任何表达式。左边应该是一个变量，它接收右边表达式分配的值。 过程分配的左边可以是下面的一种格式： ?reg 、integer 、real 、realtime 或者time 数据类型分配给这些数据类型所引用的名字。 ?reg 、integer 、real 、realtime 或者time 数据类型的位选择分配到单个的比特位
Verilog HDL 行为描述语句 --过程语句 ?reg 、integer 、real 、realtime 或者time 数据类型的部分选择一个或者多个连续的比特位的部分选择。 ?存储器字 存储器的单个字 ?任何上面的并置（连接）或者嵌套的并置（连接） 上面四种形式的并置或者嵌套的并置。这些语句对右边的表达式进行有效的分割，将分割的部分按顺序分配到并置或者嵌套并置的不同部分中。
第10章例题verilog源代码(夏宇闻版)
第十章例题 module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; endmodule //而16位加法器只需要扩大位数即可，见下例： module add_16( X, Y, sum, C); input [15 : 0] X, Y; output [15 : 0] sum; output C; assign {C, Sum } = X + Y; endmodule 快速乘法器常采用网格形式的迭带阵列结构，图10.3示出两个四位二进制数相乘的结构图，//用Verilog HDL来描述乘法器是相当容易的，只需要把运算表达式写出就可以了，见下例。module mult_4( X, Y, Product); input [3 : 0] X, Y; output [7 : 0] Product; assign Product = X * Y; endmodule // 而8位乘法器只需要扩大位数即可，见下例： module mult_8( X, Y, Product); input [7 : 0] X, Y; output [15 : 0] Product; assign Product = X * Y; endmodule
// 下面就是一个位数可以由用户定义的比较电路模块： module compare_n ( X, Y, XGY, XSY, XEY); input [width-1:0] X, Y; output XGY, XSY, XEY; reg XGY, XSY, XEY; parameter width = 8; always @ ( X or Y ) // 每当X 或Y 变化时 begin if ( X = = Y ) XEY = 1; // 设置X 等于Y的信号为1 else XEY = 0; if (X > Y) XGY = 1; // 设置X 大于Y的信号为1 else XGY = 0; if (X < Y) XSY = 1; // 设置X 小于Y的信号为1 else XSY = 0; end endmodule //下面就是带使能控制信号（nCS）的数据位宽可以由用户定义的(8位)八路数据通道选择器模块： module Mux_8( addr,in1, in2, in3, in4, in5, in6, in7, in8, Mout, nCS); input [2:0] addr; input [width-1:0] in1, in2, in3, in4, in5, in6, in7, in8; input nCS; output [width-1:0] Mout; parameter width = 8; always @ (addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or nCS) begin if (!nCS) //nCS 低电平使多路选择器工作 case(addr) 3’b000: Mout = in1; 3’b001: Mout = in2; 3’b010: Mout = in3; 3’b011: Mout = in4;
用verilog语言编写交通灯程序
交通灯 一、实验目的 写一个交通灯，要求： ①有东西南北四个方向，两组交通灯轮流交替变换，其中，红灯时间为30 个时间单位，绿灯时间为25个时间单位，黄灯时间为5个时间单位。最后用modelsim软件进行仿真。 ②要求设计是一个可综合设计。 二、实验原理 根据实验要求的逻辑功能描述，可以分析得出原理图如下： 根据实验要求画出控制器的状态转移图如下：
三、代码 1、源代码 （1）控制器模块 module traffic_lights(clk,rst,count,ew,sn); input clk,rst; input[5:0] count; output[2:0] ew,sn; reg[2:0] ew,sn; reg[3:0] state; parameter Idle=3'b000,s1=3'b001,s2=3'b010,s3=3'b011,s4=3'b100; always @(posedge clk) if(!rst) begin state<=Idle; end else casex(state) Idle: if(rst) begin state<=s1; end s1: if(count=='d25) begin state<=s2; end s2: if(count=='d30) begin state<=s3;
end s3: if(count=='d55) begin state<=s4; end s4: if(count=='d60) begin state<=s1; end endcase always @(posedge clk) begin if(!rst) begin ew<=3'b100; sn<=3'b100; end else casex(state) Idle: if(rst) begin ew<=3'b100; sn<=3'b001; end s1: if(count=='d25) begin ew<=3'b100; sn<=3'b010; end
个人总结Verilog代码编写的25条经验
个人总结Verilog代码编写的25条经验 1、对所有的信号名、变量名和端口名都用小写，这样做是为了和业界的习惯保持一致；对常量名和用户定义的类型用大写； 2、使用有意义的信号名、端口名、函数名和参数名； 3、信号名长度不要太长； 4、对于时钟信号使用clk 作为信号名，如果设计中存在多个时钟，使用clk 作为时钟信号的前缀； 5、对来自同一驱动源的信号在不同的子模块中采用相同的名字，这要求在芯片总体设计时就定义好顶层子模块间连线的名字，端口和连接端口的信号尽可能采用相同的名字； 6、对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效； 7、对于复位信号使用rst 作为信号名，如果复位信号是低电平有效，建议使用rst_n； 8、当描述多比特总线时，使用一致的定义顺序，对于verilog 建议采用bus_signal[x:0]的表示； 9、尽量遵循业界已经习惯的一些约定。如*_r 表示寄存器输出，*_a 表示异步信号，*_pn 表示多周期路径第n 个周期使用的信号，*_nxt 表示锁存前的信号，*_z 表示三态信号等； 10、在源文件、批处理文件的开始应该包含一个文件头、文件头一般包含的内容如下例所示：文件名，作者，模块的实现功能概述和关键特性描述，文件创建和修改的记录，包括修改时间，修改的内容等； 11、使用适当的注释来解释所有的always 进程、函数、端口定义、信号含义、变量含义或信号组、变量组的意义等。注释应该放在它所注释的代码附近，要求简明扼要，只要足够说明设计意图即可，避免过于复杂； 12、每一行语句独立成行。尽管VHDL 和Verilog 都允许一行可以写多个语句，当时每个语句独立成行可以增加可读性和可维护性。同时保持每行小于或等于72 个字符，这样做都是为了提高代码得可读性； 13、建议采用缩进提高续行和嵌套语句得可读性。缩进一般采用两个空格，如西安交通大学SOC 设计中心2 如果空格太多则在深层嵌套时限制行长。同时缩进避免使用TAB 键，这样可以避免不同机器TAB 键得设置不同限制代码得可移植能力； 14、在RTL 源码的设计中任何元素包括端口、信号、变量、函数、任务、模块等的命名都不能取Verilog 和VHDL 语言的关键字； 15、在进行模块的端口申明时，每行只申明一个端口，并建议采用以下顺序： 输入信号的clk、rst、enables other control signals、data and address signals。然后再申明输出信号的clk、rst、enalbes other control signals、data signals； 16、在例化模块时，使用名字相关的显式映射而不要采用位置相关的映射，这样可以提高代码的可读性和方便debug 连线错误； 17、如果同一段代码需要重复多次，尽可能使用函数，如果有可能，可以将函数通用化，以使得它可以复用。注意，内部函数的定义一般要添加注释，这样可以提高代码的可读性；
基于FPGA的SDRAM实验Verilog源代码
// megafunction wizard: %ALTPLL% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: altpll // ============================================================ // File Name: clk_ctrl.v // Megafunction Name(s): // altpll // // Simulation Library Files(s): // altera_mf // ============================================================ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // // 11.0 Build 208 07/03/2011 SP 1 SJ Full Version // ************************************************************ //Copyright (C) 1991-2011 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing //(including device programming or simulation files), and any //associated documentation or information are expressly subject //to the terms and conditions of the Altera Program License //Subscription Agreement, Altera MegaCore Function License //Agreement, or other applicable license agreement, including, //without limitation, that your use is for the sole purpose of //programming logic devices manufactured by Altera and sold by //Altera or its authorized distributors. Please refer to the //applicable agreement for further details. // synopsystranslate_off `timescale 1 ps / 1 ps // synopsystranslate_on moduleclk_ctrl ( areset, inclk0, c0, c1, c2,
verilog语言代码设计规范
verilog语言代码设计规范2011年12月
目录 一、规范适用范围 ------------------------------------------------------------------------ 4 1.1项目适用范围------------------------------------------------------------------------------------- 4 1.2人员适用范围------------------------------------------------------------------------------------- 4 1.3编码设计的成果形式 --------------------------------------------------------------------------- 4 二、代码书写规范 ------------------------------------------------------------------------ 5 2.1模块说明书写规范------------------------------------------------------------------------------- 5 2.1模块注释书写规范------------------------------------------------------------------------------- 5 2.3变量名称书写规范------------------------------------------------------------------------------- 6 2.4代码结构书写规范------------------------------------------------------------------------------- 7 三、使用verilog语言的语法范围----------------------------------------------------- 8 3.1设计RTL代码的语法范围 -------------------------------------------------------------------- 8 3.2设计仿真代码的语法范围 -------------------------------------------------------------------- 10 四、使用verilog语言的结构范围---------------------------------------------------- 11 4.1系统设计文件的形式与使用方法----------------------------------------------------------- 11 4.2模块结构划分的标准 -------------------------------------------------------------------------- 12 4．3组合逻辑的代码风格 ------------------------------------------------------------------------ 13 4.4时序逻辑的代码风格 -------------------------------------------------------------------------- 21 4.5仿真代码的代码风格 -------------------------------------------------------------------------- 27 五、使用受限范围内的语法或结构要进行的申请过程-------------------------- 32 5.1受限的语法与结构------------------------------------------------------------------------------ 32 5.2批准使用的程序--------------------------------------------------------------------------------- 32
verilog数字钟代码全新
module digclk(clk,en,rst,dula,wela,s1,s2,s3,led,flag1,start1,flag2,start2,aled,s6,s4,s5); //s1调时s2调分s3调秒wela位码dula段码en使能clk时钟,flag1是跑表标志（拨上去就是显示跑表），置一为跑表功能,start1为跑表开始停止 //flag2为闹钟标志（拨上去就是设置闹钟时间）start2为闹钟开关aled闹钟提示灯input clk,rst,en,s1,s2,s3,flag1,start1,flag2,start2,s6,s4,s5; output [2:0] wela; output [7:0] dula; output led; output aled; reg led; reg aled; reg [7:0] cnt,dula; reg [2:0] wela; reg[7:0] hourh,hourl,minh,minl,sech,secl; reg[7:0] phourh,phourl,pminh,pminl,psech,psecl; reg[7:0] ahourh,ahourl,aminh,aminl,asech,asecl; reg[3:0] a; //a用于数码管显示的临时变量 (* synthesis, keep *) reg clk1; always @(posedge clk1) begin if(start2) begin if(hourh==ahourh&&hourl==ahourl&&minh==aminh&&minl==aminl&&sech==asech&&secl ==asecl) aled=1'b1; else aled=1'b0; end end always @(posedge clk1) //闹钟功能 begin if(flag2) begin if(!s4) //调节小时 begin /*if(ahourl==9)begin ahourl<=0;ahourh<=ahourh+1;end if(ahourh==2&&ahourl==3)begin ahourh<=0;ahourl<=0; end else ahourl<=ahourl+1;*/ ahourl<=ahourl+1; if(ahourl==3&&ahourh==2)begin ahourl<=0;ahourh<=0;end if(ahourl==9) begin ahourl<=0;ahourh<=ahourh+1;end;