数字逻辑实验报告---9进制计数器
《数字逻辑》实验报告
第二次实验：同步时序逻辑电路设计实验（计数器）
实验报告：同步时序逻辑电路设计实验（计数器）
实验目的：掌握一般同步时序逻辑集成电路的使用 设计内容：用常用同步时序逻辑集成电路实现以下逻辑功能：九进制计数器
设备： EP3c80 SOPC 实验系统
器件：同步四位二进制计数器：74LS161、163
74LS161
Q 0 Q 1 Q 2 Q 3
(b) 逻辑功能示意图
(a) 引脚排列图
16 15 14 13 12 11 10 9
74LS161
1 2 3 4 5 6 7 8
V CC CO Q 0 Q 1 Q 2 Q 3 CT T LD
CR CP D 0 D 1 D 2 D 3 CT P GND
CR D 0 D 1 D 2 D 3 CT T CT P CP
CO LD
①CR = 0时异步清零。
②CR = 1、LD = 0时同步置数。
③CR= LD=1且CPT=CPP=1时，按4位自然二进制码进行同步计数。
④CR= LD=1且CPT·CPP=0时，计数器状态保持不变。161的引脚排列和163相同，不同之处是163采用同步清零方式。
实验原理：
①此器件为4位二进制加法计数器，模为16，时钟上沿触发。
②同步清除，清除输入端的低电平将在下一个时钟脉冲之前，把四个触发器的输出置为低电位，而不管使能输入P、T为何电平。
③预置受时钟控制，为同步预置。当LD=0，在时钟脉冲作用下计数器可并行预置4位二进制数。
④当LD=1，两个计数使能输入P、T同时为高电平，在时钟脉冲作用下，计数器进行正常计数。
⑤计数器具有超前进为输出端，无需另加电路，即可级联成n*4位同步计数器。
注：（1）由于我们要74LS163来实现的是九进制计数器，所以
要取Q3 （Q3 为计数器的最高位）接在 CR ，这样的目的在于：当出现1000时让它清0，重新计数，从而实现九进制计数器的目的。
（2）在74LS161时，原理类似，区别在于异步清零，所以在用74LS161时要把Q0，Q3与非后接在 CR ，因为当出现1000时要清零，即要使Q0*Q3=1=CR
。
实验步骤：
5V 低位 高位 1 1
74LS161
Q 0 Q 1 Q 2 Q 3
(b) 逻辑功能示意图
(a) 引脚排列图
16 15 14 13 12 11 10 9
74LS161
1 2 3 4 5 6 7 8
V
CC CO Q 0 Q 1 Q 2 Q 3 CT T LD CR CP D 0 D 1 D 2 D 3 CT P GND
CR D 0 D 1 D 2 D 3 CT T CT P CP
CO LD
Q0*Q3 时钟脉冲 1 接地
实验数据：
Q0、Q1、Q2、Q3分别接到LED逻辑电平指示上，1表示亮，0表示不亮。记录的结果得如下表格：
电平Q3 Q2 Q1 Q0 （1）0 0 0 0 （2）0 0 0 1 （3）0 0 1 0 （4）0 0 1 1 （5）0 1 0 0 （6）0 1 0 1 （7）0 1 1 0 （8）0 1 1 1 （9） 1 0 0 0 （10）0 0 0 0
实验总结：通过同步时序逻辑电路设计实验，我学会了同步时序逻辑集成电路的使用。通过此实验，我不仅学会了九进制计数器，当CR 接到不同位置上时如74LS163时将Q1,Q2与非后接到CR 上时，我们得到的是7进制计数器…...
数字逻辑实验指导书(multisim)(精)
实验一集成电路的逻辑功能测试 一、实验目的 1、掌握Multisim软件的使用方法。 2、掌握集成逻辑门的逻辑功能。 3、掌握集成与非门的测试方法。 二、实验原理 TTL集成电路的输入端和输出端均为三极管结构,所以称作三极管、三极管逻辑电路(Transistor -Transistor Logic 简称TTL电路。54 系列的TTL电路和74 系列的TTL电路具有完全相同的电路结构和电气性能参数。所不同的是54 系列比74 系列的工作温度范围更宽,电源允许的范围也更大。74 系列的工作环境温度规定为0—700C,电源电压工作范围为5V±5%V,而54 系列工作环境温度规定为-55— ±1250C,电源电压工作范围为5V±10%V。 54H 与74H,54S 与74S 以及54LS 与74LS 系列的区别也仅在于工作环境温度与电源电压工作范围不同,就像54 系列和74 系列的区别那样。在不同系列的TTL 器件中,只要器件型号的后几位数码一样,则它们的逻辑功能、外形尺寸、引脚排列就完全相同。 TTL 集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广,特别对我们进行实验论证,选用TTL 电路比较合适。因此,本实训教材大多采用74LS(或74系列TTL 集成电路,它的电源电压工作范围为5V±5%V,逻辑高电平为“1”时≥2.4V,低电平为“0”时≤0.4V。 它们的逻辑表达式分别为:
图1.1 分别是本次实验所用基本逻辑门电路的逻辑符号图。 图1.1 TTL 基本逻辑门电路 与门的逻辑功能为“有0 则0,全1 则1”;或门的逻辑功能为“有1则1,全0 则0”;非门的逻辑功能为输出与输入相反;与非门的逻辑功能为“有0 则1,全1 则0”;或非门的逻辑功能为“有1 则0,全0 则1”;异或门的逻辑功能为“不同则1,相同则0”。 三、实验设备
74ls90清零法实现8421码任意进制计数器
74ls90清零法实现8421码任意进制计数器 实验目的： 1.了解中规模集成电路的逻辑功能和各控制端的作用。 2.熟悉集成计数器74LS90的级联扩展。 3.掌握用集成计数器74LS90实现任意进制计数的方法。 实验原理： 74ls90的MR1.MR2管脚同时置一时，可实现异步清零。所以对2进制，最大显示数为1，Q1接MR1。MR2即可；3进制，Q1Q2接MR1MR2；四进制，Q2接MR1MR2；五进制，Q0Q2接MR1MR2；六进制，Q1Q2接MR1MR2;七进制不可；八进制，Q3接MR1MR2；九进制Q3Q0接MR1MR2 74LS90功能：十进制计数器（÷2 和÷5） 原理说明：本电路是由4 个主从触发器和用作除2 计数器及计数周期长度为除5 的3 位2 进制计数器所用的附加选通所组成。有选通的零复位和置9 输入。为了利用本计数器的最大计数长度（十进制），可将B 输入同QA 输出连接，输入计数脉冲可加到输入 A 上，此时输出就如相应的功能表上所要求的那样。LS90 可以获得对称的十分频计数，办法是将QD 输出接到A 输入端，并把输入计数脉冲加到B 输入端，在QA 输出端处产生对称的十分频方波。 反馈归零法(复位法)设计任意进制计数器的思路： (1) 10以内的M进制 (2) 10到100以内的M进制 a.由两片(个位和十位)74LS90扩展构成100进制; 扩展连接方法:两芯片均连接成十进制，时钟脉冲从个位CP0 进，个位的Q3与十位芯片的CP0相连即可。
b.把M 进制所对应的十位，个位芯片上输出为1的端相与后反馈到四个清零端，作为个位和十位的计数满整体清零信号。 实验电路： CKA 14 Q012CKB 1Q1 9Q2 8Q311 R0(1)2 R0(2)3 R9(1) 6 R9(2) 7U1 74LS90 实验运行结果：
60进制计数器课程设计报告
电子技术基础实验 课程设计 60进制计数器
一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表
数字逻辑个性课实验报告
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
数字逻辑电路实验报告
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
计数进制可变的计数器设计
数字电子技术基础自主实验 班级：1201106 学号：1120110618 姓名: 陈振鑫
姓名班级学号 实验日期节次教师签字成绩 实验名称：计数进制可变的计数器设计 一、实验目的 利用74LS138（3线－8线译码器），74LS253（4选1数据选择器），74LS161（同步十进制加法计数器）三个芯片组合，利用清零法组成模数可以改变的加法计数器。 二、实验设备名称，型号 1.实验电路箱 2.直流稳压电源 3.74LS138、74LS253 、74LS161等芯片 4.导线若干 5.数字万用表 74ls138 74ls161
74ls253 三、实验电路图 四、设计思路及方案 设计思路：将计数器的输出作为译码器的输入端，译码数通过数据选择器，输出低点平，利用同步十进制加法计数器74LS161的清零端将计数器清零。 设计方案：电路图如图上图所示，74LS161计数器输出端QdQcQbQa分别与74LS138的输入端B0B1B2和输入使能端E2（高电平有效）相连，译码器的输出端Y0Y1Y6Y7与四选一数据
选择器输入端相连，输出端与计数器清零端相连。当E3＝1，B2B1B0从000到111变化时Y1～Y7分别被选中，当MN分别取00～11时，便可实现改变计数器当进制。 五、实验步骤 1.检查导线通断后按电路图连好电路，QdQcQbQa端接数码显示管，CP端接手动计数脉冲，MN端设为00，检查无误后接通电源； 2.接通电源连续发动计数脉冲至CP端，观察数码显示，使计数器进入主计数循环； 3.按表测量并记录数据； 4.分别设MN＝01，10，11，重复上述步骤； 5.分析实验结果。 六、仿真结果
华中科技大学计算机学院数字逻辑实验报告2(共四次)
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
电子技术基础(数字部分)74LS161计数功能实验
实验三 74LS161计数功能实验 实验目的： 掌握计数器74LS161功能。要求通过清零法用74LS161设计一个十二进制计数器，通过置数法用74LS161设计一个九进制计数器，并验证电路的正确性； 实验器材： 数字逻辑实验箱一个；数字万用表一个；5V 电源一个；导线若干； (1) 通过清零法用74LS161设计一个十二进制计数器。 实验原理图： 实验过程：通过输入脉冲，用发光二极管显示计数，并记录下显示结果。 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 74LS161 CR CP P 0 P 1 P 2 P 3 CEP GND V CC TC Q 0 Q 1 Q 2 Q 3 CET PE 图1 74LS161引脚分布 3 & 1 74LS00 2 300 8.2K +5V K1 74LS244 300 LED 3 & 1 74LS00 2 74LS244 300 LED ... ... 1 1 1
实验结论： 观察发光二极管显示的计数，从0000计数到1011后自动回到0000，然后循环， 说明该逻辑电路是一个十二进制计数器。 （2）通过置数法用74LS161设计一个九进制计数器。 画出实验原理图 实验过程：通过输入脉冲，用发光二极管显示计数，并记录下显示结果。 实验结论： 观察发光二极管显示的计数，从0000计数到1000后自动回到0000，然后循环，说明该逻辑电路是一个九进制计数器。 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 74LS161 CR CP P 0 P 1 P 2 P 3 CEP GND V CC TC Q 0 Q 1 Q 2 Q 3 CET PE 74LS244 300 LED 74LS244 300 LED ...... 300 8.2K +5V K1 0 1 1 3 & 1 74LS00 2
数字逻辑实验报告
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
数字逻辑实验报告。编码器
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
多进制计数器的设计
学院：应用技术学院 专业；电子信息工程 班级：2009级3班 学号：200911513335 课程设计题目：用74160设计400进制计数器第一部分：题目分析及设计思路
计数器的概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。 计数器作用 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED 屏才能显示。同步计数器的特点是，输入时钟脉冲同时作用各级触发器，所有触发器在同一时刻翻转。因而不会出现像一部计数器中因翻转有先后而产生的尖峰脉冲干扰。获得模数为M的同步计数器的方法也可以分为复位法和置位法两种，但因各种的芯片的结构不同，进行复位与置位的法亦不完全相同。大多数同步计数器都具有进位端和借位端，使得多片计数器级联时，比较方便。 计数器的种类 1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 常见的同步计数器有74160系列,74LS190系列，常见的异步计数器有74LS290系列。
数字逻辑实验指导书(1)
实验一 实验箱及小规模集成电路的使用 一 实验目的 1 掌握实验箱的功能及使用方法 2 学会测试芯片的逻辑功能 二 实验仪器及芯片 1 实验箱 2 芯片：74LS00 二输入端四与非门 1片 74LS86 二输入端四异或门 1片 74LS04 六非门 1片 三 实验内容 1 测试芯片74LS00和74LS86的逻辑功能并完成下列表格。 （1） 74LS00的14脚接＋5V 电源，7脚接地；1、2、4、5、9、10、12、13脚接逻辑开关，3、6、8、11接发光二极管。（可以将1、4、9、12接到一个逻辑开关上，2、5、10、13接到一个逻辑开关上。）改变输入的状态，观察发光二极管。74LS86的接法74LS00基本一样。 表 74LS00的功能测试 表 74LS86的功能测试 （2）分析74LS00和74LS86的四个门是否都是完好的。 2 用74LS00和74LS04组成异或门，要求画出逻辑图，列出异或关系的真值表。 （3）利用74LS00和74LS04设计一个异或门。画出设计电路图。
实验二译码器和数据选择器 一实验目的 1继续熟悉实验箱的功能及使用方法 2掌握译码器和数据选择器的逻辑功能 二实验仪器及芯片 1 实验箱 2 芯片：74LS138 3线－8线译码器 1片 74LS151 八选一数据选择器 1片 74LS20 四输入与非门 1片 三实验内容 1 译码器功能测试（74LS138） 芯片管脚图如图所示，按照表连接电路，并完成表格。其中16脚接＋5V，8脚接地，1～6脚都接逻辑开关，7、9、10、11、12、13、14、15接发光二极管。 表 2 数据选择器的测试（74LS151） 按照表连接电路，并完成表格。其中16脚接＋5V，8脚接地；9、10、11，为地址输入端，接逻辑开关；4、3、2、1、12、13、14、15为8个数据输入端，接逻辑开关；G为选通输入端，Y为输出端，接发光二极管。
verilog程序-60进制计数器
module count60_dongtai_LED ( input clk, input rest_n, output reg [2:0] sel, //位选 output reg [6:0] display ); reg [15:0] count_clk; // 分频计数器，最大2^16=64K分频 reg [5:0] sum_num; //计数缓存器,2^6=64 reg [3:0] g_bit; //个位 reg [3:0] s_bit; //十位 reg [3:0] disp_temp; //分频 always @ (posedge clk or negedge rest_n) begin if(rest_n ==0) begin count_clk=16'b0; end else begin if(count_clk==16'hffff) begin count_clk=16'b0; end else begin count_clk=count_clk+1'b1; end end end // 60进制计数 always @ (negedge count_clk[3] or negedge rest_n) begin // clk_clk[3] 对"clk" 16分频if(rest_n ==0) begin g_bit=4'b0; s_bit=4'b0; sum_num=6'b0; end else begin if (sum_num==6'd59) begin sum_num=6'b0; end else begin sum_num=sum_num+1'b1; end end s_bit=(sum_num/10)%10;
华中科技大学数字逻辑实验报告
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
数字逻辑实验指导书
《数字逻辑实验指导书》 实验一组合逻辑电路分析与设计 一、实验目的： 1、掌握PLD实验箱的结构和使用； 2、学习QuartusⅡ软件的基本操作； 3、掌握数字电路逻辑功能测试方法； 4、掌握实验的基本过程和实验报告的编写。 二、原理说明： 组合电路的特点是任何时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路的状态无关。 (一)组合电路的分析步骤： （二）组合逻辑电路的设计步骤 首先根据给定的实际问题进行逻辑抽象，确定输入、输出变量，并进行状态赋值，再根据给定的因果关系，列出逻辑真值表。然后用公式法或卡诺图法化简逻辑函数式，以得到最简表达式。最后根据给定的器件画出逻辑图。 三、实验内容 (一)组合逻辑电路分析： 1.写出函数式，画出真值表； 2.在QuartusⅡ环境下用原理图输入方式画出原理图，并完成波形仿真； 3.将电路设计下载到实验箱并进行功能验证，说明其逻辑功能。（必做）
(二)组合逻辑电路设计 1.设计一个路灯的控制电路，要求在四个不同的路口都能独立地控制路灯的亮灭。(用异或门实现) 画出真值表，写出函数式，画出实验逻辑电路图。在QuartusⅡ环境下实现设计，完成对波形的仿真，并将设计下载到实验箱并进行功能验证。（必做） 要求：用四个按键开关作为四个输入变量；用一个LED彩灯（发光二极管）来显示输出的状态，“灯亮”表示输出为“高电平”，“灯灭”表示输出为“低电平”。 2.设计一个保密锁电路，保密锁上有三个键钮A、B、C。要求当三个键钮同时按下时，或A、B两 个同时按下时，或按下A、B中的任一键钮时，锁就能被打开；而当不符合上列组合状态时，将使电铃发出报警响声。试设计此电路，列出真值表，写出函数式，画出最简的实验电路。(用最少的与非门实现)。在QuartusⅡ环境下实现设计，完成对波形的仿真，并将设计下载到实验箱并进行功能验证。（选做） (注：取A、B、C三个键钮状态为输入变量，开锁信号和报警信号为输出变量，分别用F1用F2表示。设键钮按下时为“1”，不按时为“0”；报警时为“1”，不报警时为“0”，A、B、C都不按时，应不开锁也不报警。) 三、予习要求： 1.复习组合电路的分析方法和设计方法。 2.预习利用QuartusⅡ和可编程器件（PLD）进行数字电路设计的基本设计方法。 3.画出实验用电路图和记录表格，填好理论值，注明管脚号码。 四、报告要求： 1.实验目的和要求 2.实验主要仪器和设备 3.实验原理 4.实验方案设计、实验方法 5.实验步骤
verilog实验60进制计数器
module counter60(clk_in,clkout,rst,out); input clk_in,rst; output [6:0] out; output clkout; reg [6:0] out1; reg [6:0] out2; reg [3:0] cnth; reg [3:0] cntl; reg [7:0] cnt; always @(posedge clk_in) begin if(!rst) cnt<=8'd0; else cnt<=cnt+8'd1; end assign clkout=cnt[4]; always @(posedge clkout or negedge rst) begin if(!rst) {cnth,cntl}<=8'd0; else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9) begin cntl<=4'd0; cnth<=cnth+4'd1; end else cntl<=cntl+4'd1; end always @(cnth) begin case(cnth) 4'd0:out1=7'b011_1111;//0 4'd1:out1=7'b000_0110;//1 4'd2:out1=7'b101_1011;//2 4'd3:out1=7'b100_1111;//3 4'd4:out1=7'b110_0110;//4 4'd5:out1=7'b110_1101;//5 default:out1=7'b011_1111;//0 endcase end
数字逻辑实验报告
数字逻辑实验报告：加法器
安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
数字逻辑实验指导
《数字逻辑》实验指导 福建工程学院
电子技术实验室实验守则 一、实验课前：每个学生必须认真预习实验指导书和与本实验有关的教材内容，写出实验预习报告。明确实验目的和实验原理，了解实验内容与步骤，掌握仪器、仪表的使用方法，作好实验准备工作。 二、上实验课：学生必须认真听讲，接好线路后，需经指导教师复查批准，才准接通电源。 三、实验时，每个学生都应严肃认真，勤于动手、独立思考、细心操作，注意观察、如实作好记录。教师根据每个学生的实验技能，动手能力评定平时成绩。 四、实验过程中，如发现仪器设备有冒烟、焦味、异响、漏电等异常现象，应立即切断电源，保持现场，请指导教师检查处理。 五、实验完成后，需请指导教师检查预习报告和实验数据以及所使用的仪器设备，经教师检查签字后方可离开实验室。 六、学生因请假而需要补做实验者，应本人申请，经指导教师同意，并安排好时间补做。 七、每个学生必须爱护实验室的仪器设备，使用前，若发现故障及时请指导教师检查。与本实验无关的仪器设备不准动用，凡不听教师讲解，进行错误操作以致损坏设备者，按赔偿条例酌情处理。 八、实验室是教学场所，应保持整洁，安静，不得喧哗打闹，不准吸烟，不准随地吐痰，不准乱抛纸屑，不准在实验室内吃东西，不准在仪器设备上或桌面上涂写，穿拖鞋者一律不准进入实验室。 九、对违反上述规则又不听劝阻者，教师有权令其退出实验室
实验一门电路参数测试 一、实验目的 1. 了解 TTL 与非门电路的主要参数。 2. 掌握 TTL 与非门电路的主要参数和传输特性的测试方。 3. 熟悉 TTL 门电路的逻辑功能的测试方法。 二、实验器材 1、数字逻辑实验箱 2、万用表 3、74LS00芯片 三、实验原理 本实验采用四二输入“与 非门”74LS00，其引脚排列如 右图所示，它共有四组独立的 “与非”门，每组有两个输入 端，一个输出端。四与非门 74LS00 的主要参数有： 1.扇出系数ＮO：电路正常工作时能带动的同类门的数目称为扇出系数ＮO 。 2.输出高电平ＶOH：一般ＶOH≥2.4V. 3.输出低电平ＶOL：一般ＶOL≤0.4V. 4.高电平输入电流ＩIH：指当一个输入端接高电平，而其它输入端接地时从电源流过高电平输入端的电流。 5.低电平输入电流ＩIL（或输入短路电流ＩRD)：指当一个输入端接地，而其它输入端悬空时低电平输入端流向地的电流。 6.电压传输特性曲线和关门电平ＶOFF： 下图所表示的Ｖ ～ＶO关系 曲线称为电压传输特性曲线。使 输出电压刚刚达到低电平时的最 低输入电压称为开门电平ＶON 。 使输出电压刚刚达到规定高电平 时的最高输入电压称为关门电平 ＶOFF。 7.噪声容限：电路能够保持 正确的逻辑关系所允许的最大抗 干扰电压值，称为噪声电压容限。 输入低电平时的噪声容限为ＶOFF- ＶIL ，输入高电平时的噪声容
数字逻辑设计实验报告-实验13教材
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
15数字逻辑实验指导书1
数字逻辑与数字系统实验指导书青岛大学信息工程学院实验中心巨春民 2015年3月
实验报告要求 本课程实验报告要求用电子版。每位同学用自己的学号+班级+姓名建一个文件夹（如2014xxxxxxx计算机X班张三），再在其中以“实验x”作为子文件夹，子文件夹中包括WORD 文档实验报告（名称为“实验x实验报告”，格式为实验名称、实验目的、实验内容，实验内容中的电路图用Multisim中电路图复制粘贴）和实验中完成的各Multisim文件、VerilogHDL 源文件、电路图和波形图（以其实验内容命名）。
实验一电子电路仿真方法与门电路实验 一、实验目的 1．熟悉电路仿真软件Multisim的安装与使用方法。 2．验证常用集成逻辑门电路的逻辑功能。 3．掌握各种门电路的逻辑符号。 4．了解集成电路的外引线排列及其使用方法。 5. 学会用Multisim设计子电路。 二、实验内容 1．用逻辑门电路库中的集成逻辑门电路分别验证二输入与门、或非门、异或门和反相器的逻辑功能，将验证结果填入表1.1中。 注：与门型号7408，或门7432，与非门7400，或非门7402，异或门7486，反相器7404. 2．用2输入与门7408和4输入与非门7420设计一个8输入与非门子电路，实现L=ABCDEFGH，写出逻辑表达式，给出逻辑电路图，并验证逻辑功能填入表1.2中。 ()' 表1.2 8输入与非门逻辑功能表
三、实验总结 四、心得与体会
实验二门电路基础 一、实验目的 1. 掌握CMOS反相器、与非门、或非门的构成与工作原理。 2. 熟悉CMOS传输门的使用方法。 3. 了解漏极开路的门电路使用方法。 二、实验内容 1. 用一个NMOS和一个PMOS构成一个CMOS反相器，实现Y=A’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-1。 表2-1 CMOS反相器逻辑功能表 2. 用2个NMOS和2个PMOS构成一个CMOS与非门，实现Y=(AB)’。给出电路图，分析其工作原理，测试其逻辑功能填入表2-2。 表2-2 CMOS与非门逻辑功能表 3. 用2个NMOS和2个PMOS构成一个CMOS或非门，实现Y=(A+B)’。给出电路图，