PCB电路板PCB阻抗计算

PCB电路板PCB阻抗

计算

阻抗线计算

一.传输线类型

1最通用的传输线类型为微带线(microstrip)和带状线(stripline)

微带线(microstrip)：指在PCB外层的线和只有一个参考平面的线，有非嵌入/嵌入两种如图所示：（图1）

非嵌入(我们目前常用)

（图2）

嵌入(我们目前几乎没有用过)

带状线：在绝缘层的中间，有两个参考平面。如下图：

（图3）

2阻抗线

2.1差动阻抗（图4）

差动阻抗,如上所示,阻抗值一般为90,100,110,120

2.2特性阻抗（图5）

特性阻抗:如上如所示,.阻抗值一般为50ohm,60ohm

二.PCB叠层结构

1板层、PCB材质选择

PCB是一种层叠结构。主要是由铜箔与绝缘材料叠压而成。附图为我们常用的1+6+1结构的，8层PCB叠层结构。（图6）

首先第一层为阻焊层（俗称绿油）。它的主要作用是在PCB表面形成一层保护膜，防止导体上不该上锡的区域沾锡。同时还能起到防止导体之间因潮气、化学品等引起的短路、生产和装配中不良操作造成的断路、防止线路与其他金属部件短路、绝缘及抵抗各种恶劣环境，保证

PCB工作稳定可靠。

防焊的种类有传统环氧树脂IR烘烤型,UV硬化型,液态感光型(LPISM-LiquidPhotoImagableSolderMask)等型油墨,以及干膜防焊型(DryFilm,SolderMask),其中液态感光型为目前制程大宗,常用的有NormalLPI,Lead-freeLPI,Prob77.

防焊对阻抗的影响是使得阻抗变小2~3ohm左右

阻焊层下面为第一层铜箔。它主要起到电路连通及焊接器件的作用。硬板中使用的铜箔一般以电解铜为主（FPC中主要使用压延铜）。常用厚度为0.5OZ及1OZ.(OZ为重量单位在PCB 行业中做为一种铜箔厚度的计量方式。1OZ表示将重量为1OZ的铜碾压成1平方英尺后铜箔的厚度。1OZ=0.035mm).

铜箔下面为绝缘层..我们常用的为FR4半固化片.半固化片是以无碱玻璃布为增强材料,浸以环氧树脂.通过120-170℃的温度下,将半固化片树脂中的溶剂及低分子挥发物烘除.同时,树脂也进行一定程度的反应,呈半固化状态(B阶段).在PCB制作过程中通过层压机的高温压合.半固化中的树脂完全反应,冷却后完全固化形成我们所需的绝缘层.

半固化片中所用树脂主要为热塑性树脂,树脂有三种阶段:

A阶段:在室温下能够完全流动的液态树脂,这是玻钎布浸胶时状态

B阶段:环氧树脂部分交联处于半固化状态,在加热条件下,又能恢复到液体状态

C阶段:树脂全部交联为C阶段,在加热加压下会软化,但不能再成为液态,这是多层板压制后半固化片转成的最终状态.

常用半固化片的类型（表一）

由于半固化片在板层压合过程中，厚度会变小，因而半固化片的原始材料厚度和压合后的厚度不一样，因而必须分清厚度是原始材料厚度还是完成厚度。另外，半固化片的厚度不是固定不变的，根据板厚、板层和板厂不同，而有所不同。上述只是一例。

同时该叠层中用了两块芯板，即core(FR-4).芯板是厂家已压合好的带有双面铜的基材，在压合过程中厚度是不变的。常见芯板见下：（表二）

三.应用Polar计算50ohm线②④⑤

1走在表层，次表层不挖

①选用模型,根据叠层结构知道，实际上是表层微带线，非嵌入，可以选用图1的模型

②输入参数

注意：一般情况下，此类微带线的线宽都在0.1MM左右，可以先输入w1=0.1,w2=0.09计算一下Zo是多少，然后再根据结果调整w1,w2.w2比w1小10um,是考虑到了PCB上铜线的实际腐蚀结果

③模型结果（图7）

注意该模型中实际上没有考虑到阻焊对阻抗的影响，实际上阻焊对阻抗大概有1ohm左右的影响。

2走在表层，次表层挖空，参考地是第3层

①选用模型,根据叠层结构知道，实际上是表层微带线，非嵌入，选用如下模型

图8

②输入参数

注意H1和H2的值，H2的值实际上应该是第1、2层之间的介质厚度再加上2层的铜厚。

③模型结果（图9）

注意；由于我们在模拟过程中没有考虑到阻焊对阻抗的影响，实际上阻焊对阻抗的影响在2~3左右，可以将结果算大一点，便于厂家调整。

3走在第4层，参考地是第3、5层

①选用模型,根据叠层结构知道，是带状线，可以选用图3来做模型

②输入参数

注意，根据模型实际上，H1的厚度是芯板的厚度，H2是第4、5层间介质厚度加第4层铜厚

③模型结果（图10）

对于电路板的高频阻抗控制，对于许多客户而言应不陌生，但就特性阻抗是如何设计而来？或者特性阻抗在线路设计时有何限制？甚至高频特性阻抗传输线又应设计多长才能达到最好的传输匹配环境？等多方面的问题尚不甚明了。

欢迎访问无线模块淘宝店（http://shop36111918.taobao./本店出售多种RF 模块）

今就电子学的领域出发解译影响高频特性阻抗品质〝谐振（resonance）〞。所谓的谐振意指可发生于任一物理系统中，只要该系统具有相对形式之贮能零件。当贮存于这些零件中之能量作相互交换时，就不需再自能源取得额外之能量，而将有谐振存在。

我们都知道当驾驶一前轮不平衡之车辆时，在某些特定速率下，不平衡的轮子之振动率等于前端悬吊者之自然谐振频率，则存在在一系统中之弹簧及质量中之能量可彼此互作交换导致一大的振动及方向盘之移动，这些情形司机常见到之。

在此文中，我们将讨论在电路中之谐振特性及一些应用。电路中之谐振，要求电抗量必须能互相抵销。在一串联RLC电路中，此需电抗性电压降抵消：在一并联RLC电路中，则需电抗性电流互相抵消。

一串联电路的阻抗，为电阻值及电抗值之向量和。在一串联RLC电路中，将有一频率，在该频率下可使其电感抗及电容抗相等，此频率称为谐振频率。可使电抗值互相抵销，导致净电抗值为0，在谐振频率(f0),|XL|=| XC|。

其中所言的RLC电路即指电阻、电感、电容组件所组合而成的电子回路，所以了解何为特性阻抗之前，甚至何谓谐振频率应先就其材料特性加以了解。

就电阻而言：电阻器(resistor)在高频电路中应用甚广，但是一般对电阻特性的了解，仍多局限于电阻在直流电路中所呈现的阻尼特性。实际上，电阻在高频电路中，因受信号频率的影响，不仅电阻值会随之改变，更可能会呈现电感或电容的特性。

如图所示电阻器在高频时的等效电路，R为电阻器的电阻值，L为其两端引线的电感，C为存在于电阻器内所有杂散电容的总和。杂散电容形成的原因，随电阻器结构的不同而异。以碳粒合成电阻(carbonpositeresist or)为例，由于其结构为以微小碳粒压合而成，故在各碳粒之间都存有电容。此即为等效电路中杂散电容C的来源之一。由此可以推知碳粒合成电阻的高频特性甚差。

另外就TDR测量空板上的传输线而言亦可依上述的方式解译，其中上述所提L的效应来自电阻的两端引线，同理推验可知，TDR所使用探棒的测头如接于导通孔时即产生传输路径，此输入信道愈长则L效应相对愈大，此现象将如同业先前所提的测阻抗泥效应，亦指目前TDR在测试时所看到前端振荡效应。该效应对于愈短距离的传输线而言，将会造成观察的困难。

就电容器而言：电容器对基本结构，是以两片金属平板中间隔以绝缘介质而成的组件，该组件在电路设计大都用作高频旁路或交连电容如与电感器结合，则可设计为滤波电路或为调谐电路，但一般对高频电路设计者来说其设计使用的电容器，往往不一定是选择最适合的，常以取得方便为主做为考虑，所以往往高频讯号传输过程将因电容器所造成的谐振点不同而使阻抗值偏差，所以电容器在设计时即应慎重考虑其品质。

另就空板电路板的结构，且以目前多层板的结构而言，往往层与层之间的结构形同为电容器的结构如图。

就电容器而言有一品质因子Q，其公式为Q=1/DF(Dissipationfactor散逸因子)。当DF值愈小时即Q值愈大，所以就真正的电容器或电路板的层与层之间的结构而言，讯号传输过程的能量损失愈小则品质愈佳。

所以就板材材料而言，在单体材料时即应做电容值测试甚至于材料后加工后，亦应做电容值测试，因在压合后每平方单位面积上的流胶分布将因温度、压力而异于原始材料结构，因为材料于加工后其特性会有所差异，再者就电路板厂制程的一铜制程而言，在做电化学铜时因电镀的效应关系，所以往往在该铜层之中会有缝隙，而该缝隙或漏洞将同前叙所言，电阻组件中碳粒之间都存有电容，意指铜层中的漏洞将产生额外的杂散电容，如此将导致以后谐振频率中所需的|XC|不易控制，最后终将导致特性阻抗的无法精确控制，因此一铜的制程将不只影响到二铜的结果而已。所以在预估阶段的特性阻抗时往往无法有效掌控压合后真正的介电常数值。

就电感器而言，电感器(inductor)多以导线绕制而成，导线在绕成线圈后，其所呈现的电感量，都比同样长度的导线为大。使得线圈电感量增加的原因，在于线圈每匝所产生的磁通量，都能通过相邻各匝，进而形成较强的磁场所致。因此，任何能加强磁场的方法，都能使电感量增加。电感量的大小，与线圈的形状有关。

电感器在高频电路中，是为常用组件之一，诸如谐振、滤波、相移以及延时等电路，都必须应用电感器。

如上述所言，今为就电路设计者而言应考虑在设计高频讯号传输环境时此参数即因甚重考虑。因如前之所述，在谐振率(f0)时|XL|=|XC|此时的匹配阻抗将达最完美状态，但就一条高频的传输线而言本身的自感量尚不及1 nH，所含的电感量不多，此将如何增加磁通量将是一大困难。传输线上并无增加磁通量的装置，因此如要解决下列问题应如何进行呢？简单，只要在主要改传输线的二旁加入并行的传输线并控制彼此之间的间距即可，因为诸如此类对设计此方法可有效加强电感量于电路中，如RAMBUS线路如下图。

计算公式为：L=

r=线圈的半径cmN=线圈匝数

L=线圈的长度cm

当一电感量增加时再控制所需的|XL|的量，即可与|XC|平衡达到谐振频率。如此，对谐振的问题将可有效控制，进而达到高品质的高频传输线路。你可试着思考如果RAMBUS传输线二旁的地线或一些在试片上曾加入的仿真线于二边的传输线，今如去掉仿真线就最后的特性阻抗将又如何？

今将就R.L.C在高频时所衍生出来的串联谐振特性说明如下，但在此之前就高频电路板设计者首先要先决定多少的匹配阻抗值适用于高频主动组件与被动组件之间的传输线阻抗。其必备已知的条件如下

1.主动组件的输出阻抗值(OutputImpedance)

2.被动组件的输入阻抗值(InputImpedance)

说明：已知主动组件的输出阻抗值为50Ω，及希望与已知被动组件的输入阻抗值为68Ω，如此即可得出传输线的阻抗匹配值将为58.31Ω，公式为：

如1-1公式算出匹配的传输线阻抗将为58.3Ω，若转换成频率对阻抗的曲线图则如下所示：

由上述所言可知在谐振频率时(f0)其阻抗刚巧等于电路之总电阻值，因此时可使电感抗与电容抗相等，并使电抗值抵销此时的频率即为谐振频率。

在较f0为低之频率时，电容抗大于电感抗。故电路之总阻抗是电阻值与净电抗值之相量和。明显地，工作频率较谐振频率愈低，则净电抗值愈大，总阻抗值亦愈大。且阻抗的落后之相位角亦愈大，简言之，对低于谐振频率之频率的串联RLC的电路将呈电容性。

在较f0为高之频率时，电感抗大于电容抗，阻抗为电阻值及净电感抗之相量和。频率较谐振频率愈高时，电路变为更具电感性。阻抗之导前的相位角亦愈大，总阻抗值亦愈大。我们综合上述诸效应如下：

=tan-1XC-XL

f>f0:ZT="R"+j(XL-XC)

=tan-1XL-XC

因此如上说明后可得知，传输线的特性阻抗值将来自谐振频率点(f0)的位置而定，而该位置则影响来自容抗及感抗的含量而定。

电路设计者另要对高频传输线在高频讯号传输时的传输介质做选择，因就传输线的等效电路图而言将如下所示：

由前述得知当电容的容抗及电感的感抗不相等时，即会使传输线的阻抗特色呈现电容或电感效应，其中电容效应尤为剧烈，因此如能调整电容参数即能控制介质常数的稳定，将进而可调整谐振点(f0)及得到最后传输线上的匹配阻抗值，因此就材料内的电容参数阻计算公式如下

C=εr×8.85×10-12F/m

条件εr=4.3则

C=4.3×8.85×10-12F/m=38PF

其中上述公式8.85×10-12F/m为自然界的空气介质常数，F则为电容的容量单位法拉。

电路设计者对于未来传输线上的传输线长度亦要做考虑，因不同的传输频率及不同的传输介质，将影响传输线的长度，举例说明

设计一串联谐振的回路线路在50Ω的同轴电缆线，其介质为PTFE材料，其传输频率为402MHz

条件Z0=50Ω，εr=2.10(PTFE介质常数)

公式λg=

=0.5149m=20.27in

λg/4=0.5149m/4=0.1287m=5.07in

其中公式中λg为导体内的波长长度，f-c为光速空气介质的传播值，因此就该传输频率其最短的传输线长度应为5.07inch。

PCB的阻抗设计

PCB的阻抗设计 1、阻抗的定义: 在某一频率下，电子器件传输信号线中，相对某一参考层，其高频信号或电磁波在传播过程中所受的阻力称之为特性阻抗，它是电阻抗，电感抗，电容抗……的一个矢量总和。当信号在PCB导线中传输时，若导线的长度接近信号波长的1/7，此时的导线便成为信号传输线，一般信号传输线均需做阻抗控制。PCB制作时，依客户要求决定是否需管控阻抗，若客户要求某一线宽需做阻抗控制，生产时则需管控该线宽的阻抗。当信号在PCB上传输时，PCB板的特性阻抗必须与头尾元件的电子阻抗相匹配，一但阻抗值超出公差，所传出的信号能量将出现反射、散射、衰减或延误等现象，从而导致信号不完整、信号失真。 2、计算阻抗的工具：目前大部分人都用Polar软件：Polar Si8000、Si9000等。常用的软件阻抗模型主要有三种: （1）特性阻抗，也叫单端阻抗；（2）差分阻抗，也叫差动阻抗；（3）共面阻抗，也叫共面波导阻抗，主要应用于双面板阻抗设计当中。

选择共面阻抗设计的原因是：双面板板厚决定了阻抗线距离，下面的参考面比较远，信号非常弱，必须选择距离较近的参考面，于是就产生了共面阻抗的设计。 3、安装软件Polar Si9000，然后打开Polar Si9000软件。熟悉一下常用的几个阻抗模型：（1）下图是外层特性阻抗模型（也叫单端阻抗模型）：

（2）下图是外层差分阻抗模型：（3）内层差分阻抗模型常用以下三种：

下面是共面的常用模型：（4）下图是外层共面单端阻抗模型：（5）下图是外层共面差分阻抗模型：

4、怎样来计算阻抗？各种PP及其组合的厚度，介电常数详见PP规格表，铜厚规则按下图的要求。

PCB的阻抗控制

浅谈PCB的阻抗控制随着电路设计日趋复杂和高速，如何保证各种信号（特别是高速信号）完整性，也就是保证信号质量，成为难题。此时，需要借助传输线理论进行分析，控制信号线的特征阻抗匹配成为关键，不严格的阻抗控制，将引发相当大的信号反射和信号失真，导致设计失败。常见的信号，如PCI总线、PCI-E总线、USB、以太网、DDR内存、LVDS信号等，均需要进行阻抗控制。阻抗控制最终需要通过PCB设计实现，对PCB板工艺也提出更高要求，经过与PCB厂的沟通，并结合EDA软件的使用，我对这个问题有了一些粗浅的认识，愿和大家分享。多层板的结构：为了很好地对PCB进行阻抗控制，首先要了解PCB的结构：通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um 或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构： PCB的参数：不同的印制板厂，PCB的参数会有细微的差异，通过与上海嘉捷通电路板厂技术支持的沟通，得到该厂的一些参数数据：表层铜箔：

PCB阻抗值因素与计算方法

PCB阻抗设计及计算简介

特性阻抗的定义 ?何谓特性阻抗（Characteristic Impedance ，Z0） ?电子设备传输信号线中，其高频信号在传输线中传播时所遇到的阻力称之为特性阻抗;包括阻抗、容抗、感抗等，已不再只是简单直流电的“欧姆电阻”。 ?阻抗在显示电子电路，元件和元件材料的特色上是最重要的参数.阻抗(Z)一般定义为：一装置或电路在提供某特定频率的交流电(AC)时所遭遇的总阻力. ?简单的说，在具有电阻、电感和电容的电路里，对交流电所起的阻碍作用叫做阻抗。

设计阻抗的目的 ?随着信号传送速度迅猛的提高和高频电路的广泛应用，对印刷电路板也提出了更高的要求。印刷电路板提供的电路性能必须能够使信号在传输过程中不发生反射现象，信号保持完整，降低传输损耗，起到匹配阻抗的作用，这样才能得到完整、可靠、精确、无干扰、噪音的传输信号。?阻抗匹配在高频设计中是很重要的，阻抗匹配与否关系到信号的质量优劣。而阻抗匹配的目的主要在于传输线上所有高频的微波信号皆能到达负载点，不会有信号反射回源点。

?因此，在有高频信号传输的PCB板中，特性阻抗的控制是尤为重要的。 ?当选定板材类型和完成高频线路或高速数字线路的PCB 设计之后，则特性阻抗值已确定，但是真正要做到预计的特性阻抗或实际控制在预计的特性阻抗值的围，只有通过PCB生产加工过程的管理与控制才能达到。

?从PCB制造的角度来讲，影响阻抗和关键因素主要有： –线宽（w） –线距（s）、 –线厚（t）、 –介质厚度（h） –介质常数（Dk） εr相对电容率(原俗称Dk介质常数)，白容生对此有研究和专门诠释。注：其实阻焊也对阻抗有影响，只是由于阻焊层贴在介质上，导致介电常数增大，将此归于介电常数的影响，阻抗值会相应减少4%

PCB阻抗计算方法

阻抗计算说明 Rev0.0 heroedit@https://www.360docs.net/doc/b19916068.html, z给初学者的一直有很多人问我阻抗怎么计算的. 人家问多了,我想给大家整理个材料,于己于人都是个方便.如果大家还有什么问题或者文档有什么错误,欢迎讨论与指教! 在计算阻抗之前,我想很有必要理解这儿阻抗的意义 z传输线阻抗的由来以及意义传输线阻抗是从电报方程推导出来(具体可以查询微波理论) 如下图,其为平行双导线的分布参数等效电路: 从此图可以推导出电报方程取传输线上的电压电流的正弦形式得推出通解

定义出特性阻抗无耗线下r=0, g=0得注意,此特性阻抗和波阻抗的概念上的差异(具体查看平面波的波阻抗定义) ε μ=EH Z 特性阻抗与波阻抗之间关系可从此关系式推出. Ok,理解特性阻抗理论上是怎么回事情,看看实际上的意义,当电压电流在传输线传播的时候,如果特性阻抗不一致所求出的电报方程的解不一致,就造成所谓的反射现象等等.在信号完整性领域里,比如反射,串扰,电源平面切割等问题都可以归类为阻抗不连续问题,因此匹配的重要性在此展现出来. z 叠层(stackup)的定义我们来看如下一种stackup,主板常用的8层板(4层power/ground 以及4层走线层,sggssggs,分别定义为L1, L2…L8)因此要计算的阻抗为 L1,L4,L5,L8 下面熟悉下在叠层里面的一些基本概念,和厂家打交道经常会使用的 Oz 的概念 Oz 本来是重量的单位Oz(盎司 )=28.3 g(克) 在叠层里面是这么定义的,在一平方英尺的面积上铺一盎司的铜的厚度为1Oz, 对

PCB阻抗计算

阻抗线计算一.传输线类型 1 最通用的传输线类型为微带线(microstrip)和带状线(stripline) 微带线(microstrip)：指在PCB外层的线和只有一个参考平面的线，有非嵌入/嵌入两种如图所示：（图1）非嵌入(我们目前常用) （图2）嵌入(我们目前几乎没有用过) 带状线：在绝缘层的中间，有两个参考平面。如下图：（图3） 2 阻抗线 2.1差动阻抗（图4）

差动阻抗,如上所示,阻抗值一般为90,100,110,120 2.2特性阻抗（图5）特性阻抗: 如上如所示,.阻抗值一般为50 ohm,60ohm 二.PCB叠层结构 1板层、PCB材质选择 PCB是一种层叠结构。主要是由铜箔与绝缘材料叠压而成。附图为我们常用的1+6+1结构的，8层PCB叠层结构。（图6）首先第一层为阻焊层（俗称绿油）。它的主要作用是在PCB表面形成一层保护膜，防止导体上不该上锡的区域沾锡。同时还能起到防止导体之间因潮气、化学品等引起的短路、生产

和装配中不良操作造成的断路、防止线路与其他金属部件短路、绝缘及抵抗各种恶劣环境，保证PCB工作稳定可靠。防焊的种类有传统环氧树脂IR烘烤型,UV硬化型, 液态感光型(LPISM-Liquid Photo Imagable Solder Mask)等型油墨, 以及干膜防焊型(Dry Film, Solder Mask),其中液态感光型为目前制程大宗,常用的有Normal LPI, Lead-free LPI,Prob 77. 防焊对阻抗的影响是使得阻抗变小2~3ohm左右阻焊层下面为第一层铜箔。它主要起到电路连通及焊接器件的作用。硬板中使用的铜箔一般以电解铜为主（FPC中主要使用压延铜）。常用厚度为0.5OZ及1OZ.(OZ为重量单位在PCB行业中做为一种铜箔厚度的计量方式。1OZ表示将重量为1OZ的铜碾压成1平方英尺后铜箔的厚度。1OZ=0.035mm). 铜箔下面为绝缘层..我们常用的为FR4半固化片.半固化片是以无碱玻璃布为增强材料,浸以环氧树脂.通过120-170℃的温度下,将半固化片树脂中的溶剂及低分子挥发物烘除.同时,树脂也进行一定程度的反应,呈半固化状态(B阶段).在PCB制作过程中通过层压机的高温压合.半固化中的树脂完全反应,冷却后完全固化形成我们所需的绝缘层. 半固化片中所用树脂主要为热塑性树脂, 树脂有三种阶段: A阶段:在室温下能够完全流动的液态树脂,这是玻钎布浸胶时状态 B阶段:环氧树脂部分交联处于半固化状态,在加热条件下,又能恢复到液体状态 C阶段:树脂全部交联为C阶段,在加热加压下会软化,但不能再成为液态,这是多层板压制后半固化片转成的最终状态. 由于半固化片在板层压合过程中，厚度会变小，因而半固化片的原始材料厚度和压合后的厚度不一样，因而必须分清厚度是原始材料厚度还是完成厚度。另外，半固化片的厚度不是固定不变的，根据板厚、板层和板厂不同，而有所不同。上述只是一例。同时该叠层中用了两块芯板，即core(FR-4).芯板是厂家已压合好的带有双面铜的基材，在压合过程中厚度是不变的。常见芯板见下：（表二）

并串联电阻计算公式

串、并联电路中的等效电阻串、并联电路中的等效电阻学习目标要求： 1．知道串、并联电路中电流、电压特点。 2．理解串、并联电路的等效电阻。 3．会计算简单串、并联电路中的电流、电压和电阻。 4．理解欧姆定律在串、并联电路中的应用。 5．会运用串、并联电路知识分析解决简单的串、并联电路问题。中考常考内容： 1．串、并联电路的特点。 2．串联电路的分压作用，并联电路的分流作用。 3．串、并联电路的计算。知识要点： 1．串联电路的特点（1）串联电路电流的特点：由于在串联电路中，电流只有一条路径，因此，各处的电流均相等，即；因此，在对串联电路的分析和计算中，抓住通过各段导体的电流相等这个条件，在不同导体间架起一座桥梁，是解题的一条捷径。

（2）由于各处的电流都相等，根据公式，可以得到，在串联电路中，电阻大的导体，它两端的电压也大，电压的分配与导体的电阻成正比，因此，导体串联具有分压作用。串联电路的总电压等于各串联导体两端电压之和，即。（3）导体串联，相当于增加了导体的长度，因此，串联导体的总电阻大于任何一个串联导体的电阻，总电阻等于各串联导体电阻之和，即。如果用个阻值均为的导体串联，则总电阻。 2．并联电路的特点（1）并联电路电压的特点：由于在并联电路中，各支路两端分别相接且又分别接入电路中相同的两点之间，所以各支路两端的电压都相等，即。因此，在电路的分析和计算中，抓住各并联导体两端的电压相同这个条件，在不同导体间架起一座桥梁，是解题的一条捷径。（2）由于各支路两端的电压都相等，根据公式，可得到，在并联电路中，电阻大的导体，通过它的电流小，电流的分配与导体的电阻成反比，因此，导体并联具有分流作用。并联电路的总电流等于各支路的电流之和，即。

PCB线路板阻抗计算公式

PCB线路板阻抗计算公式现在关于PCB线路板的阻抗计算方式有很多种，相关的软件也能够直接帮您计算阻抗值，今天通过polar si9000来和大家说明下阻抗是怎么计算的。在阻抗计算说明之前让我们先了解一下阻抗的由来和意义：传输线阻抗是从电报方程推导出来(具体可以查询微波理论) 如下图,其为平行双导线的分布参数等效电路: 从此图可以推导出电报方程取传输线上的电压电流的正弦形式得

推出通解定义出特性阻抗无耗线下r=0, g=0 得注意,此特性阻抗和波阻抗的概念上的差异(具体查看平面波的波阻抗定义) 特性阻抗与波阻抗之间关系可从此关系式推出. Ok,理解特性阻抗理论上是怎么回事情,看看实际上的意义,当电压电流在传输线传播的时候,如果特性阻抗不一致所求出的电报方程的解不一致,就造成所谓的反射现象等等.在信号完整性领域里,比如反射,串扰,电源平面切割等问题都可以归类为阻抗不连续问题,因此匹配的重要性在此展现出来. 叠层(stackup)的定义

我们来看如下一种stackup,主板常用的8 层板(4 层power/ground 以及4 层走线层,sggssggs,分别定义为L1, L2…L8)因此要计算的阻抗为L1,L4,L5,L8 下面熟悉下在叠层里面的一些基本概念,和厂家打交道经常会使用的 Oz 的概念 Oz 本来是重量的单位Oz(盎司)=28.3 g(克) 在叠层里面是这么定义的,在一平方英尺的面积上铺一盎司的铜的厚度为1Oz,对应的单位如下介电常数(DK)的概念电容器极板间有电介质存在时的电容量Cx 与同样形状和尺寸的真空电容量Co之比为介电常数：ε = Cx/Co = ε'-ε" Prepreg/Core 的概念 pp 是种介质材料,由玻璃纤维和环氧树脂组成,core 其实也是pp 类型介质,只不过他两面都覆有铜箔,而pp 没有.

阻抗计算公式、polarsi9000(教程)

一直有很多人问我阻抗怎么计算的. 人家问多了,我想给大家整理个材料,于己于人都是个方便.如果大家还有什么问题或者文档有什么错误,欢迎讨论与指教! 在计算阻抗之前,我想很有必要理解这儿阻抗的意义。传输线阻抗的由来以及意义传输线阻抗是从电报方程推导出来(具体可以查询微波理论) 如下图,其为平行双导线的分布参数等效电路: 从此图可以推导出电报方程取传输线上的电压电流的正弦形式得推出通解

定义出特性阻抗无耗线下r=0, g=0 得注意,此特性阻抗和波阻抗的概念上的差异(具体查看平面波的波阻抗定义) 特性阻抗与波阻抗之间关系可从此关系式推出. Ok,理解特性阻抗理论上是怎么回事情,看看实际上的意义,当电压电流在传输线传播的时候,如果特性阻抗不一致所求出的电报方程的解不一致,就造成所谓的反射现象等等.在信号完整性领域里,比如反射,串扰,电源平面切割等问题都可以归类为阻抗不连续问题,因此匹配的重要性在此展现出来. 叠层(stackup)的定义我们来看如下一种stackup,主板常用的8 层板(4 层power/ground 以及4 层走线层,sggssggs,分别定义为L1, L2…L8)因此要计算的阻抗为L1,L4,L5,L8

下面熟悉下在叠层里面的一些基本概念,和厂家打交道经常会使用的 Oz 的概念 Oz 本来是重量的单位Oz(盎司 )=28.3 g(克) 在叠层里面是这么定义的,在一平方英尺的面积上铺一盎司的铜的厚度为1Oz,对应的单位如下介电常数(DK)的概念电容器极板间有电介质存在时的电容量Cx 与同样形状和尺寸的真空电容量Co之比为介电常数： ε = Cx/Co = ε'-ε" Prepreg/Core 的概念 pp 是种介质材料,由玻璃纤维和环氧树脂组成,core 其实也是pp 类型介质,只不过他两面都覆有铜箔,而pp 没有. 传输线特性阻抗的计算首先,我们来看下传输线的基本类型,在计算阻抗的时候通常有如下类型: 微带线和带状线,

PCB阻抗计算参数说明

阻抗计算： 1.介电常数E r E r（介电常数）就目前而言通常情况下选用的材料为 F R-4，该种材料的E r 特性为随着加载频率的不同而变化，一般情况下E r的分水岭默认为1 G H Z（高频）。目前材料厂商能够承诺的指标<5.4（1M H z)，根据我们实际加工的经验，在使用频率为1G H Z以下的其E r认为4．2左右。1.5—2.0G H Z的使用频率其仍有下降的空间。故设计时如有阻抗的要求则须考虑该产品的当时的使用频率。我们在长期的加工和研发的过程中针对不同的厂商已经摸索出一定的规律和计算公式。 ●7628----4.5（全部为1G H z状态下) ●2116----4.2 ●1080----3.6 2. 介质层厚度H H（介质层厚度）该因素对阻抗控制的影响最大故设计中如对阻抗的宽容度很小的话，则该部分的设计应力求准确，FR-4的H的组成是由各种半固化片组合而成的（包括内层芯板），一般情况下常用的半固化片为： ●1080 厚度0.075MM、 ●7628 厚度0.175MM、 ●2116厚度 0.105MM。 3.线宽W 对于W1、W2的说明：

5.铜箔厚度外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ(1OZ约为35um或1.4mil)三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1 OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。

表层铜箔：可以使用的表层铜箔材料厚度有三种：12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um，大致相当于铜厚1 OZ、1.5 OZ、2 OZ。注意：在用阻抗计算软件进行阻抗控制时，外层的铜厚没有0.5 OZ的值。走线厚度T与该层的铜厚有对应关系，具体如下：铜箔厚度单位转换： Oz 本来是重量的单位Oz(盎司ang si )=28.3 g(克) 在叠层里面是这么定义的,在一平方英尺的面积上铺一盎司的铜的厚度为1Oz,对应的单位如下

变压器短路阻抗测试和计算公式

概述变压器短路阻抗试验的目的是判定变压器绕组有无变形。变压器是电力系统中主要电气设备之一，对电力系统的安全运行起着重大的作用。在变压器的运行过程中，其绕组难免要承受各种各样的短路电动力的作用，从而引起变压器不同程度的绕组变形。绕组变形以后的变压器，其抗短路能力急剧下降，可能在再次承受短路冲击甚至在正常运行电流的作用下引起变压器彻底损坏。为避免变压器缺陷的扩大，对已承受过短路冲击的变压器，必须进行变压器绕组变形测试，即短路阻抗测试。变压器的短路阻抗是指该变压器的负荷阻抗为零时变压器输入端的等效阻抗。短路阻抗可分为电阻分量和电抗分量，对于110kV及以上的大型变压器，电阻分量在短路阻抗中所占的比例非常小，短路阻抗值主要是电抗分量的数值。变压器的短路电抗分量，就是变压器绕组的漏电抗。变压器的漏电抗可分为纵向漏电抗和横向漏电抗两部分，通常情况下，横向漏电抗所占的比例较小。变压器的漏电抗值由绕组的几何尺寸所决定的，变压器绕组结构状态的改变势必引起变压器漏电抗的变化，从而引起变压器短路阻抗数值的改变。二、额定条件下短路阻抗基本算法

三、非额定频率下的短路阻抗试验当作试验的电源频率不是额定频率(一般为50Hz)时，应对测试结果进行校正。由于短路阻抗由直流电阻和绕组电流产生的漏磁场在变压器中引起的电抗组成。可以认为直流电阻与频率无关，而由绕组电流产生的漏磁场在变压器中引起的电抗与试验频率有关。当试验频率与额定频率偏差小于5％时，短路阻抗可以认为近似相等，阻抗电压则按下式折算：式中u k75 --75℃下的阻抗电压，%； u kt—试验温度下的阻抗电压，%； f N --额定频率(Hz)； f′--试验频率(Hz)； P kt --试验温度下负载损耗(W)； S N --变压器的额定容量(kVA)； K—绕组的电阻温度因数。四、三相变压器的分相短路阻抗试验当没有三相试验电源、试验电源容量较小或查找负载故障时，通常要对三相变压器进行单相负载试验。 1、供电侧为Y接法当高压绕组为Ｙ联结时，另一侧为y或d联结时，分相试验是将试品低压三相线端短路，由高压侧AB、BC、CA分别施加试验电压。此时折算到三相阻抗电压和三相负载损耗可

PCB线路板阻抗计算公式

PＣB线路板阻抗计算公式现在关于PＣB线路板得阻抗计算方式有很多种,相关得软件也能够直接帮您计算阻抗值,今天通过pｏlａr si9000来与大家说明下阻抗就是怎么计算得。在阻抗计算说明之前让我们先了解一下阻抗得由来与意义: 传输线阻抗就是从电报方程推导出来(具体可以查询微波理论) 如下图，其为平行双导线得分布参数等效电路: 从此图可以推导出电报方程取传输线上得电压电流得正弦形式得推出通解 ? 定义出特性阻抗? 无耗线下ｒ=0，g＝0 得??注意,此特性阻抗与波阻抗得概念上得差异(具体查瞧平面波得波阻抗定义) 特性阻抗与波阻抗之间关系可从此关系式推出、

Ok,理解特性阻抗理论上就是怎么回事情，瞧瞧实际上得意义，当电压电流在传输线传播得时候，如果特性阻抗不一致所求出得电报方程得解不一致，就造成所谓得反射现象等等、在信号完整性领域里，比如反射，串扰,电源平面切割等问题都可以归类为阻抗不连续问题，因此匹配得重要性在此展现出来、叠层（sｔackup）得定义我们来瞧如下一种stackuｐ,主板常用得8 层板（4 层pｏwｅｒ/gｒoｕnｄ以及4 层走线层,ｓgｇｓsｇgｓ，分别定义为L1，L2…L8）因此要计算得阻抗为Ｌ1，Ｌ４，L5，L8 下面熟悉下在叠层里面得一些基本概念，与厂家打交道经常会使用得 Oz 得概念 Oｚ本来就是重量得单位Oz(盎司）=２8、3 g(克) 在叠层里面就是这么定义得,在一平方英尺得面积上铺一盎司得铜得厚度为1Oｚ，对应得单位如下

介电常数(DK)得概念电容器极板间有电介质存在时得电容量Cx与同样形状与尺寸得真空电容量Ｃｏ之比为介电常数：?ε ＝Cｘ/Ｃｏ＝ε＇－ε”? Prｅpreg/Coｒe 得概念ｐｐ就是种介质材料,由玻璃纤维与环氧树脂组成，corｅ其实也就是pp类型介质,只不过她两面都覆有铜箔,而pp没有、传输线特性阻抗得计算首先,我们来瞧下传输线得基本类型,在计算阻抗得时候通常有如下类型：微带线与带状线，对于她们得区分,最简单得理解就是，微带线只有１个参考地，而带状线有2个参考地，如下图所示对照上面常用得8 层主板，只有top 与bottｏｍ走线层才就是微带线类型,其她得走线层都就是带状线类型在计算传输线特性阻抗得时候, 主板阻抗要求基本上就是：单线阻抗要求55 或者６０O ｈm，差分线阻抗要求就是7０～1１0Ｏｈm，厚度要求一般就是1~2mm，根据板厚要求来分层得到各厚度高度、在此假设板厚为1、6ｍm,也就就是６３mil 左右, 单端阻抗要求60Ｏhｍ,差分阻抗要求10０Ohm，我们假设以如下得叠层来走线。

PCB叠层及阻抗计算(精典)

关于PCB叠层及阻抗计算为了很好地对PCB进行阻抗控制，首先要了解PCB的结构：通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构： PCB的参数：不同的印制板厂，PCB的参数会有细微的差异。表层铜箔：可以使用的表层铜箔材料厚度有三种：12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um。芯板：我们常用的板材是S1141A，标准的FR-4，两面包铜半固化片：规格（原始厚度）有7628（0.185mm），2116（0.105mm），1080（0.075mm），3313（0.095mm ），实际压制完成后的厚度通常会比原始值小10-15um左右。同一个浸润层最多可以使用3个半固化片，而且3个半固化片的厚度不能都相同，最少可以只用一个半固化片，但有的厂家要求必须至少使用两个。如果半固化片的厚度不够，可以把芯板两面的铜箔蚀刻掉，再在两面用半固化片粘连，这样可以实现较厚的浸润层。阻焊层：铜箔上面的阻焊层厚度C2≈8-10um，表面无铜箔区域的阻焊层厚度C1根据表面铜厚的不同而不同，当表面铜厚为45um时C1≈13-15um，当表面铜厚为70um时C1≈17-18um。导线横截面：以前我一直以为导线的横截面是一个矩形，但实际上却是一个梯形。以TOP层为例，当铜箔厚度为1OZ时，梯形的上底边比下底边短1MIL。比如线宽5MIL，那么其上底边约4MIL，下底边5MIL。上下底边的差异和铜厚有关，下表是不同情况下梯形上下底的关系。介电常数：半固化片的介电常数与厚度有关，下表为不同型号的半固化片厚度和介电常数参数：板材的介电常数与其所用的树脂材料有关，FR4板材其介电常数为4.2—4.7，并且随着频率的增加会减小。介质损耗因数：电介质材料在交变电场作用下，由于发热而消耗的能量称之谓介质损耗，通常以介质损耗因数tanδ表示。S1141A的典型值为0.015。能确保加工的最小线宽和线距：4mil/4mil。阻抗计算的工具简介：当我们了解了多层板的结构并掌握了所需要的参数后，就可以通过EDA软件来计算阻抗。可以使用Allegro来计算，推荐另一个工具Polar SI9000，这是一个很好的计算特征阻抗的工具，现在很多印制板厂都在用这个软件。无论是差分线还是单端线，当计算内层信号的特征阻抗时，你会发现Polar SI9000的计算结果与Allegro仅存在着微小的差距，这跟一些细节上的处理有关，比如说导线横截面的形状。但如果是计算表层信号的特征阻抗，我建议你选择Coated模型，而不是Surface模型，因为这类模型考虑了阻焊层的存在，所以结果会更准确。下图是用Polar SI9000计算在考虑阻焊层的情况下表层差分线阻抗的部分截图：由于阻焊层的厚度不易控制，所以也可以根据板厂的建议，使用一个近似的办法：在Surface模型计算的结果上减去一个特定的值，我建议差分阻抗减去8欧姆，单端阻抗减去2欧姆

线圈电阻计算方法

计算电阻公式为： S L R *ρ= 其中，ρ为铜的电阻率，值为：mm *24.17Ωμ（m *01724.0Ωμ），L 为导线长度，S 为导线的横截面积。 1．导线长度的求法：方法有两种。第一种，估算： K D D n L ++≈2*21π 式中 n 为圈数，D 1、D 2分别为内外径，K 为不足一圈的长度其中，误差有：2 21D D E +≤π 由我们的线圈n=32，D 1=4.8mm ，D 2=24.4mm ，K=0。算得L=1467mm ，E=45.8，则L 应该大于1421.1mm ，而小于1512.8mm 第二种，精确计算：设螺线的方程为θπ *2d r =，式中，d 代表相邻螺线间的距离，在本文中，指代间距（d ）和一半线宽（b ，8mil ）之和（4mil+4mil=8mil=0.203mm ）则[] d D d D K In d L M M N N N M π?π?θθθθπ??==+++++=,)1(1422 式中，D N 是外径，D M 是开始时的内径。d 也可表示为（D N -D M ）/2n 带入算得：[]0)1(1122.0250 4922+++++=θθθθIn L ，

L=1466.6mm 有结果看出，两者相差不大。对计算阻抗影响不大。 2．计算铜线截面积在PCB工艺中，铜线为长方体，其厚度由敷铜时的参数决定，一般是1oz（盎司）敷铜，此时铜线厚度为35微米，相应的，若在制板时采用2oz或者更厚的敷铜，则厚度倍增。计算时假设是1oz敷铜，设计时导线宽度为8mil（0.2032mm）所以横截面积为 S=0.2032*0.035=0.007112mm2 μ，大概3.55欧姆由此算得：R=17.24*1466.6/0.007112=Ω 那么两个线圈串联电阻约为2*3.55=7.1欧姆

阻抗计算

关于电缆的正序阻抗和负序阻抗的计算对于电缆当提到正序阻抗和负序阻抗时，一般是指电力电缆产品，像控制电缆和计算机电缆不提此参数。当电力系统在对称状态下短路时，正序阻抗和负序阻抗是相等的，其计算公式是： Z1（正序阻抗）=Z2（负序阻抗）=R+jX 上述公式中：R为导体在工作温度下的交流电阻值； X为电抗值。不同的产品和不同的产品结构（或敷设方式），其正序和负序阻抗是不同的。根据不同的产品计算如下：导体在工作温度下的交流电阻值R的计算： R=R'（1+ Ys + Yp ） R'=R20(1+α20(t-20)) R20为导体在20度时直流电阻（Ω/m） α20电阻的温度系数：对铜α20=0.00393 对铝α20=0.00403 Yp为邻近效应系数取决与线芯与线芯之间的距离，对于0.6/1 kV及以下的电缆，Yp近似为0。 X为电抗值计算 (工频情况下) X=ωL=2πfL=314L（Ω/m）(L单位为H) L为回路的电感三芯电缆时：电感计算公式如下： L=2×10×ln(a÷0.39D)(mH/km) a是电缆线芯与线芯的中心距离（mm），D为电缆导体的直径（mm）。举例：YJV22 0.6/1 kV 3*50 在对称状态下短路时，正序阻抗和负序阻抗为： R'=R20(1+α20(t-20)) =0.000387(1+0.00393(90-20) （90是电缆的工作温度） =0.000493(Ω/m) R=R'（1+ Ys + Yp ）

=0.000493(1+0.0136+0) （导体Ys 在截面70到300范围中取0.02） =0.0005(Ω/m) L=2×ln(a÷0.39D) =2×ln(10÷0.39×8) （a取导体直径加二倍的绝缘厚度，D为导体直径） =2×1.16 =2.32(mH/km)) X=314L =314×2.32×10 =0.00007(Ω/m) 那么： Z1（正序阻抗）=Z2（负序阻抗）=R+jX=0.0005+0.00007j(Ω/m) 其他型号和规格可以参照上述计算。如有问题请电话联系吴长顺 2005/04/02

PCB阻抗计算参数说明

阻抗计算: 1.介电常数& Er （介电常数）就目前而言通常情况下选用的材料为FR-4,该种材料的& 特性为随着加载频率的不同而变化，一般情况下Er的分水岭默认为1 GHZ（高频）。目前材料厂商能够承诺的指标＜（1MHz）,根据我们实际加工的经验，在使用频率为1GHZ以下的其Er认为4. 2左右。一的使用频率其仍有下降的空间。故设计时如有阻抗的要求则须考虑该产品的当时的使用频率。我们在长期的加工和研发的过程中针对不同的厂商已经摸索出一定的规律和计算公式。（全部为1GHz状态下） 2.介质层厚度H H （介质层厚度）该因素对阻抗控制的影响最大故设计中如对阻抗的宽容度很小的话，则该部分的设计应力求准确，FR-4的H的组成是由各种半固化片组合而成的（包括内层芯板），一般情况下常用的半固化片为: 1080 厚度0.075MM、 7628 厚度0.175MM、 2116 厚度0.105MM。 3.线宽W 对于W1、W2的说明:

I Base copper thk A For inner layer For outer layer H OZ 0.5MIL 0.8MIL 1 OZ 1.0MIL 1.2MIL 2OZ 1.5MIL 1.6MIL 此处的W=W1, W1=W2. 规则：W1=W-A W—-设计线宽 A—— tch loss见上表）走线上下宽度不一致的原因是：PCB板制造过程中是从上到下而腐蚀，因此腐蚀出来的线呈梯形。 4.绿油厚度：因绿油厚度对阻抗影响较小，故假定为定值。 5.铜箔厚度外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、10Z 2OZ(1OZ约为35um或三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近 10Z左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小, 但由于蚀刻的原因，一般会减少几个um。

PCB叠层及阻抗计算

PCB叠层及阻抗计算多层板的结构：为了很好地对PCB进行阻抗控制，首先要了解PCB的结构：通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um 或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构： PCB的参数：不同的印制板厂，PCB的参数会有细微的差异。表层铜箔：

可以使用的表层铜箔材料厚度有三种：12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um。芯板：我们常用的板材是S1141A，标准的FR-4，两面包铜半固化片：规格（原始厚度）有7628（0.185mm），2116（0.105mm），1080（0.075mm），3313（0. 095mm ），实际压制完成后的厚度通常会比原始值小10-15um左右。同一个浸润层最多可以使用3个半固化片，而且3个半固化片的厚度不能都相同，最少可以只用一个半固化片，但有的厂家要求必须至少使用两个。如果半固化片的厚度不够，可以把芯板两面的铜箔蚀刻掉，再在两面用半固化片粘连，这样可以实现较厚的浸润层。阻焊层：铜箔上面的阻焊层厚度C2≈8-10um，表面无铜箔区域的阻焊层厚度C1根据表面铜厚的不同而不同，当表面铜厚为45um时C1≈13-15um，当表面铜厚为70um时C1≈17-18um。导线横截面：以前我一直以为导线的横截面是一个矩形，但实际上却是一个梯形。以TOP层为例，当铜箔厚度为1OZ时，梯形的上底边比下底边短1MIL。比如线宽5MIL，那么其上底边约4MIL，下底边5MIL。上下底边的差异和铜厚有关，下表是不同情况下梯形上下底的关系。介电常数：半固化片的介电常数与厚度有关，下表为不同型号的半固化片厚度和介电常数参数：

PCB线路板阻抗计算公式

P C B线路板阻抗计算公式 -CAL-FENGHAI.-(YICAI)-Company One1

下面熟悉下在叠层里面的一些基本概念,和厂家打交道经常会使用的 Oz 的概念 Oz 本来是重量的单位Oz(盎司 )= g(克) 在叠层里面是这么定义的,在一平方英尺的面积上铺一盎司的铜的厚度为1Oz,对应的单位如下介电常数(DK)的概念电容器极板间有电介质存在时的电容量Cx 与同样形状和尺寸的真空电容量Co之比为介电常数：ε = Cx/Co = ε'-ε"?Prepreg/Core 的概念pp 是种介质材料,由玻璃纤维和环氧树脂组成,core 其实也是pp 类型介质,只不过他两面都覆有铜箔,而pp 没有. 传输线特性阻抗的计算首先,我们来看下传输线的基本类型,在计算阻抗的时候通常有如下类型: 微带线和带状线,对于他们的区分,最简单的理解是,微带线只有1 个参考地,而带状线有2个参考地,如下图所示

如何计算阻抗

如何计算阻抗（上）关于阻抗的话题已经说了这么多，想必大家对于阻抗控制在pcb layout中的重要性已经有了一定的了解。俗话说的好，工欲善其事，必先利其器。要想板子利索的跑起来，传输线的阻抗计算肯定不能等闲而视之。在高速设计流程里，叠层设计和阻抗计算就是万里长征的第一步。阻抗计算方法很成熟，所以不同的软件计算的差别很小，本文采用Si9000来举例。图1 阻抗的计算是相对比较繁琐的，但我们可以总结一些经验值帮助提高计算效率。对于常用的FR4，50ohm的微带线，线宽一般等于介质厚度的2倍；50ohm的带状线，线宽等于两平面间介质总厚度的二分之一，这可以帮我们快速锁定线宽范围，注意一般计算出来的线宽比该值小些。

除了提升计算效率，我们还要提高计算精度。大家是不是经常遇到自己算的阻抗和板厂算的不一致呢？有人会说这有什么关系，直接让板厂调啊。但会不会有板厂调不了，让你放松阻抗管控的情况呢？要做好产品还是一切尽在自己的掌握比较好。以下提出几点设计叠层算阻抗时的注意事项供大家参考： 1，线宽宁愿宽，不要细。这是什么意思呢？因为我们知道制程里存在细的极限，宽是没有极限的。如果到时候为了调阻抗把线宽调细而碰到极限时那就麻烦了，要么增加成本，要么放松阻抗管控。所以在计算时相对宽就意味着目标阻抗稍微偏低，比如单线阻抗50ohm，我们算到49ohm就可以了，尽量不要算到51ohm。 2，整体呈现一个趋势。我们的设计中可能有多个阻抗管控目标，那么就整体偏大或偏小，不要100ohm的偏大，90ohm的偏小。 3，考虑残铜率和流胶量。当半固化片一边或两边是蚀刻线路时，压合过程中胶会去填补蚀刻的空隙处，这样两层间的胶厚度时间会减小，残铜率越小，填的越多，剩下的越少。所以如果你需要的两层间半固化片厚度是5mil，要根据残铜率选择稍厚的半固化片。 4，指定玻布和含胶量。看过板材datasheet的工程师都知道不同的玻布，不同的含胶量的半固化片或芯板的介电系数是不同的，即使是差不多高度的也可能是3.5和4的差别，这个差别可以引起单线阻抗3ohm左右的变化。另外玻纤效应和玻布开窗大小密切相关，如果你是10Gbps或更高速的设计，而你的叠层又没有指定材料，板厂用了单张1080的材料，那就可能出现信号完整性问题。当然残铜率流胶量计算不准，新材料的介电系数有时和标称不一致，有的玻布板厂没有备料等等都会造成设计的叠层实现不了或交期延后。咋办？最好的办法就是在设计之初让板厂按我们的要求，他们的经验设计个叠层，这样最多几个来回就能得到理想又可实现的叠层了。

PCB阻抗计算参数说明

1.介电常数E r E r（介电常数）就目前而言通常情况下选用的材料为 F R-4，该种材料的E r 特性为随着加载频率的不同而变化，一般情况下E r的分水岭默认为1 G H Z（高频）。目前材料厂商能够承诺的指标<（1M H z)，根据我们实际加工的经验，在使用频率为1G H Z以下的其E r认为4．2左右。—的使用频率其仍有下降的空间。故设计时如有阻抗的要求则须考虑该产品的当时的使用频率。我们在长期的加工和研发的过程中针对不同的厂商已经摸索出一定的规律和计算公式。（全部为1G H z状态下) 2. 介质层厚度H H（介质层厚度）该因素对阻抗控制的影响最大故设计中如对阻抗的宽容度很小的话，则该部分的设计应力求准确，FR-4的H的组成是由各种半固化片组合而成的（包括内层芯板），一般情况下常用的半固化片为： 1080 厚度0.075MM、 7628 厚度0.175MM、 2116厚度 0.105MM。 3.线宽W 对于W1、W2的说明：

5.铜箔厚度外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ(1OZ约为35um或三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1 OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。