基于频率抽样设计法线性相位型FIR数字低通滤波器设计报告分解

基于频率抽样设计法线性相位型FIR数字低通滤波器设计报告分解
基于频率抽样设计法线性相位型FIR数字低通滤波器设计报告分解

目录

任务书 (2)

摘要: (3)

关键字: (3)

FIR数字滤波器设计的原理 (3)

设计过程: (5)

实验结果 (5)

1.程序: (5)

2.截图 (9)

结束语

论文从基于频率抽样设计法线性相位型FIR 数字低通滤波器的设计原理和设计过程方面来阐述我们的设计思路,并用matlab 软件运行后得到了论文中的实验结果,我们还对课程设计中遇到的问题及解决方法进行了阐述,最后描述了自己的心得体会。

关键字:

频率抽样法 线性相位型FIR 数字低通滤波器 matlab 有限长冲激响应

一、FIR 数字滤波器设计的原理 频率抽样设计法

FIR 低通滤波器的设计一般方法有两种,即频率抽样法和窗函数法,频率抽样法设计不同于窗函数法,窗函数是从时域出发,把理想的()d h n 用一定形状得窗函数截取成有限长的()h n ,以此()h n 来近似理想的()d h n ,这样得到的频率响应()jw H e 逼近于所要求的理想的频率响应()jw d H e 。

频率抽样法则是从频域出发,把给定的理想频率响应()jw d H e 加以等间隔抽样,即2()|

()jw d d w k N

H e H k π

==然后以此()d H k 作为实际FIR 数字滤波器的频率特性

的抽样值()H k ,即令2()()()|

0,1,,1jw d d w k N

H k H k H e k N π====-,知道()

H k 后,由DFT 定义,可以用频域的这N 个抽样值()H k 来唯一确定有限长序列()h n ,而由()X z 的内插公式知道,利用这N 个频域抽样值()H k 同样可求得FIR 滤波器的系统函数()H z 及频率响应()jw H e 。这个()H z 或()jw H e 将逼近()d H z 或

()jw d H e ,()H z 和()jw H e 的内插公式为

1

1

01()

()1N

N k k N

z H k H z N

W z ----=-=

-∑ 10

2()()()N jw

k H e H k w k N

π

-==Φ-

∑ (2-2)

其中()w Φ是内插函数

1()

2

sin(

)12

()sin()2

N jw wN

w e

w N --Φ= (2-3) 将式(2-3)代入(2-2)式,化简后可得

11

()20

sin()12()()sin()

2k N N j j w jw N k wN H e e H k e w k N N

ππ----==-∑ 即 11

(1)()2

sin[()]12()()sin()

2k N N j N j w jw N k w k N N H e e H k e w k N N

πππ----=-=??-∑

21

0()()N j nk N

n H k h n e

π--==∑

从内插公式(2-2)看到,在各频率抽样点上,滤波器的实际频率响应是严格地和理想频率响应数值相等,即22()()()()j k j

k N

N

d d H e

H k H k H e

ππ===。但是在

抽样点之间的频率响应则是由各抽样点的加权内插函数的延伸叠加而形成的,因而有一定的逼近误差,误差大小取决于理想频率响应曲线形状,理想频率响应特性变化越平缓,则内插值越接近理想值,逼近误差越小,如下图梯形理想频率特性所示。

反之,如果抽样点之间的理想频率特性变化越陡,则内插值与理想值之误差就越大,因而在理想频率特性的不连续点附近,就会产生肩峰和波纹,

当()h n 为实数时,满足**()(())()()N N H k H N k R k H N k =-=-,由此得出

()()H k H N k =-,()()Q k Q N k =--,也就是说,()H k 的模()H k 以2k N =为对称中心呈偶对称,()H k 的相角()Q k 以2k N =为对称中心呈奇对称。再利用线性相位的条件1

()2

jw N Q e w -=-

,即可得到(N 为偶数)

: 210,,122()0221()1,,122N N k k N N

Q k k N N

N k k N N

ππ?-??

??

-=- ?

???????

?

==

???-????

-=+- ? ??????

?

21()2

21

()()2()0,,12()02()1,,1

2N j k N N j N k N N H k e k N

H k k N H N k e k N ππ----???=-? ?

???

?==

??

???-=+-? ????

()12

(0)sin 2sin 2N j j N H H e e N ωωωω--???

?????=?

??? ?

????

()121

sin sin 22sin sin 22N

k k k N N H k N N k k N N N ωπωπωπωπ-=???????????-+? ? ??????????????????++????????-+ ? ???????????

二、设计过程:

(一)设计思想:

根据给定DLPF 幅频特性要求(通带截止频率ωp=0.5π,通带最大衰减αp=0.5 dB ,阻带截止频率ωs=0.6π,阻带最小衰减αs=50 dB )取得DLPF 的H(k)。设冲激响应h(n)为偶对称,N 为偶数。根据线性相位约束条件设计FIR 线性相位数字滤波器的H(k)。根据H(k)生成DLPF 的h(n)。利用频率抽样法设

计加一个过渡带,加两个过渡带的低通滤波器,看其对滤波器性能的影响。设计与之相对应的DLPF,给出窗函数及所设计滤波器的幅度特性,对比分析DLPF 幅频特性是否符合要求最后利用x=rand(1,sizex)函数随随机生成一个序列来验证设计的滤波器是否具有低通滤波器的特性。

(二)功能结构:

FIR数字滤波器具有严格的线性相位,低通滤波器只能让低频的通过而把高频的部分滤掉。

设计步骤:

(三)设计步骤

①根据给定DLPF幅频特性要求(通带截止频率ωp=0.5π,通带最大衰

减αp=0.5 dB,阻带截止

频率ωs=0.6π,阻带最小衰减αs=50 dB)取得DLPF的X(K);

②根据线性相位型数字滤波器条件,构建线性相位型DLPF的X(K);

③根据X(K)生成DLPF的h(n);

④设计与之相对应的DLPF,给出窗函数及所设计滤波器的幅度特性,

对比分析DLPF幅频特

性是否符合要求;

⑤试说明过渡点对所设计数字滤波器性能的影响;

⑥产生一个有干扰频率的时域序列(借助FFT分析说明其有干扰),使

之通过所设计的DLPF,

对滤波输出结果作出分析,说明输出结果。

⑦扩展部分:自拟指标,设计一个DBPF,追求最佳性能,并检验设计效

果。

三、实验结果

(一)程序:

% wp=0.5*pi;Rp=0.5dB; ws=0.6*pi;As=50dB;

频率抽样法

wp=0.5*pi;ws=0.6*pi;

tr_width=ws-wp;

% 用频率抽样法设计FIR滤波器,过渡带内一个样本T1,N=40。

alpha=(N-1)/2; %N为偶数

l=[0:1:N-1]; wl=(2*pi/N)*l;

Hrs=[ones(1,11),T1,zeros(1,17),T1,ones(1,10)]; %偶对称

Hdr=[1 1 0 0 ];wdl=[0 0.5 0.6 1]; k1=0:(N/2-1); k2=(N/2+1):N-1;%依据公式7-107 angH=[-alpha*(2*pi)/N*k1,0,alpha*(2*pi)/N*(N-k2)];

H=Hrs.*exp(1i*angH);

h=real(ifft(H,N));[H,w]=freqz(h,1,1000,'whole');

%[db mag pha grd w]=freqz_m(h,1);

db=20*log10((abs(H)+eps)/max(abs(H)));%求FIR滤波器频响的dB值

delta_w=2*pi/1000; %将2pi等分1000份

%plot

figure(1);

subplot(221);plot(wl(1:21)/pi,Hrs(1:21),'o',wdl,Hdr,'linewidth',2);

title('理想滤波器频域波形');

axis([0 1 -0.1 ,1.2]); ylabel('Hr(k)');

set(gca,'XTickMode','manual','XTick',[0 0.5 0.6 1]);

set(gca,'YTickMode','manual','YTick',[0 T1 1]); grid;

subplot(222); stem(l,h,'m');

title('单位脉冲响应');axis([-1,N,-0.15,0.5]);ylabel('h(n)');

subplot(223); plot(w/pi,abs(H),wl(1:31)/pi,Hrs(1:31),'o','linewidth',2);axis([0 1 -0.2,1.2]); title('频域抽样');xlabel('频率');ylabel('Hr(w)');grid;

set(gca,'XTickMode','manual','XTick',[0 0.5 0.6 1]);

set(gca,'YTickMode','manual','YTick',[0 T1 1]);

subplot(224); plot(w/pi,db,'r');axis([0,1,-100,10]);grid; ylabel('分贝');

title('幅频响应');xlabel('频率');

set(gca,'XTickMode','manual','XTick',[0,0.5,0.6,1]);

set(gca,'YTickMode','manual','YTick',[-50,0]);

% 用频率抽样法设计FIR滤波器,过渡带内无样本,N=20。

tr_width=ws-wp;

alpha=(N-1)/2; %N为偶数

l=[0:1:N-1]; wl=(2*pi/N)*l;

Hrs=[ones(1,6),zeros(1,9),ones(1,5)]; %偶对称

Hdr=[1 1 0 0 ];wdl=[0 0.5 0.6 1]; k1=0:(N/2-1); k2=(N/2+1):N-1;

angH=[-alpha*(2*pi)/N*k1,0,alpha*(2*pi)/N*(N-k2)]; H=Hrs.*exp(j*angH);

h=real(ifft(H,N));[H,w]=freqz(h,1,1000,'whole');

%[db mag pha grd w]=freqz_m(h,1);

db=20*log10((abs(H)+eps)/max(abs(H)));%求FIR滤波器频响的dB值

delta_w=2*pi/1000; %将2pi等分1000份

%plot

figure(2);clf;

subplot(221);plot(wl(1:11)/pi,Hrs(1:11),'o',wdl,Hdr,'linewidth',2);

title('理想滤波器频域波形');

axis([0 1 -0.1 ,1.2]); ylabel('Hr(k)');

set(gca,'XTickMode','manual','XTick',[0 0.5 0.6 1]);

%set(gca,'YTickMode','manual','YTick',[0 T1 1]);

grid;

subplot(222); stem(l,h,'m');

title('单位脉冲响应');axis([-1,N,-0.15,0.55]);ylabel('h(n)');

subplot(223); plot(w/pi,abs(H),wl(1:11)/pi,Hrs(1:11),'o','linewidth',2);axis([0 1 -0.2,1.2]); title('频域抽样');xlabel('频率');ylabel('Hr(w)');grid;

%set(gca,'XTickMode','manual','XTick',[0 0.2 0.3 1]);

%set(gca,'YTickMode','manual','YTick',[0 T1 1]);

subplot(224); plot(w/pi,db,'r');axis([0,1,-100,10]);grid; ylabel('分贝');

title('幅频响应');xlabel('频率');

set(gca,'XTickMode','manual','XTick',[0,0.5,0.6,1]);

set(gca,'YTickMode','manual','YTick',[-50,0]);

% 用频率抽样法设计FIR滤波器,过渡带内两个样本T1、T2,N=60。

tr_width=ws-wp;

alpha=(N-1)/2; %N为偶数

l=[0:1:N-1]; wl=(2*pi/N)*l;

Hrs=[ones(1,16),T1,T2,zeros(1,25),T2, T1,ones(1,15)]; %偶对称

Hdr=[1 1 0 0 ];wdl=[0 0.5 0.6 1]; k1=0:(N/2-1); k2=(N/2+1):N-1;

angH=[-alpha*(2*pi)/N*k1,0,alpha*(2*pi)/N*(N-k2)]; H=Hrs.*exp(j*angH);

h=real(ifft(H,N));[H,w]=freqz(h,1,1000,'whole');

%[db mag pha grd w]=freqz_m(h,1);

db=20*log10((abs(H)+eps)/max(abs(H)));%求FIR滤波器频响的dB值

delta_w=2*pi/1000; %将2pi等分1000份

%plot

figure(3);clf;

subplot(221);plot(wl(1:31)/pi,Hrs(1:31),'o',wdl,Hdr,'linewidth',2);

title('理想滤波器频域波形');

axis([0 1 -0.1 ,1.2]); ylabel('Hr(k)');

set(gca,'XTickMode','manual','XTick',[0 0.5 0.6 1]);

set(gca,'YTickMode','manual','YTick',[0 T2 T1 1]); grid;

subplot(222); stem(l,h,'m');

title('单位脉冲响应');axis([-1,N,-0.15,0.55]);ylabel('h(n)');

subplot(223); plot(w/pi,abs(H),wl(1:31)/pi,Hrs(1:31),'o','linewidth',2);axis([0 1 -0.2,1.2]); title('频域抽样');xlabel('frequency in pi units');ylabel('Hr(w)');grid;

set(gca,'XTickMode','manual','XTick',[0 0.5 0.6 1]);

set(gca,'YTickMode','manual','YTick',[0 T2 T1 1]);

subplot(224); plot(w/pi,db,'r');axis([0,1,-100,10]);grid; ylabel('Decibels');

title('幅频响应');xlabel('频率');

set(gca,'XTickMode','manual','XTick',[0,0.5,0.6,1]);

set(gca,'YTickMode','manual','YTick',[-50,0]);

figure(4);

subplot(211); plot(w/pi,db,'r');axis([0,1,-100,10]);grid; ylabel('分贝');

title('幅频响应');xlabel('频率');

set(gca,'XTickMode','manual','XTick',[0,0.5,0.6,1]);

set(gca,'YTickMode','manual','YTick',[-50,0]);

subplot(212); plot(w/pi,angle(H),'b');axis([0,1,-3.5,3.5]);grid; ylabel('rad');

title('相频响应');

%生成一个时间序列,利用已设计的FIR滤波器进行滤波,分析滤波效果

alpha=(N-1)/2; %N为偶数

l=[0:1:N-1]; wl=(2*pi/N)*l;

Hrs=[ones(1,16),T1,T2,zeros(1,25),T2, T1,ones(1,15)]; %偶对称

Hdr=[1 1 0 0 ];wdl=[0 0.5 0.6 1]; k1=0:(N/2-1); k2=(N/2+1):N-1;

angH=[-alpha*(2*pi)/N*k1,0,alpha*(2*pi)/N*(N-k2)]; H=Hrs.*exp(j*angH);

h=real(ifft(H,N));

x=rand(1,60);

LL=0:29;

X=fft(x,60);

XX=[X(1:30)];

y=conv(x,h); %x(n)和h(n)做卷积

yL=length(y);

disp('y(n)序列长度为N=');disp(yL);%求卷积后的序列长度

Y=fft(y,60);

YY=[Y(1:30)];

%plot

figure(5)

m=0:1:length(x)-1;

subplot(2,2,1);

title('序列时域波形');

stem(m,x,'.');

xlabel('时间序列n');ylabel('x(n)');

subplot(2,2,2);

title('序列频域');

stem(LL,abs(XX),'.');

xlabel('k=0,1,2,...,29');ylabel('|X(k)|');axis([0,30,0,30]);

m=0:1:length(y)-1;

subplot(2,2,3);

title('卷积后波形');

stem(m,y,'.');

xlabel('时间序列n');ylabel('y(n)');

subplot(2,2,4);

title('滤波后的频域抽样');

stem(LL,abs(YY),'.');

xlabel('k=0,1,2,...,29');ylabel('|Y(k)|');axis([0,30,0,30]);

窗函数法

% wp=0.5*pi;Rp=0.5dB; ws=0.6*pi;As=50dB;

% 查第237页表7.1可知用Hamming窗、Blackman窗均可(最小阻带衰减>=50dB),% 但Hamming窗具有较小的过渡带(6.6pi/M),故选择Hamming窗。

wp=0.5*pi;ws=0.6*pi;

tr_width=ws-wp;

M=ceil(6.6*pi/tr_width)+1;

n=[0:1:M-1];

wc=(ws+wp)/2;

hd=ideal_lp(wc,M);

w_ham=(hamming(M))';

h=hd.*w_ham;

[H,w]=freqz(h,1,1000,'whole');

H=(H(1:1:501))';w=(w(1:1:501))';

mag=abs(H);

db=20*log10((mag+eps)/max(mag));

pha=angle(H);

grd=grpdelay(h,1,w);

delta_w=2*pi/1000;

Rp=0.5;

As=50;

figure(1);

subplot(2,2,1);stem(n,hd);title('理想脉冲响应');

axis([0 M-1 -0.1 0.56]);xlabel('n');ylabel('hd(n)');

subplot(2,2,2);plot(w/pi,pha);

axis([0,1,-3.5,3.5]); ylabel('角度');xlabel('频率');

title('相位频率响应');

set(findobj(gcf,'Type','line','Color',[0 0 1]), 'Color','b', 'LineWidth',2);

grid;

subplot(2,2,3);stem(n,h);title('实际脉冲响应');

axis([0 M-1 -0.1 0.56]);xlabel('n');ylabel('h(n)');

subplot(2,2,4); plot(w/pi,db);

axis([0,1,-100,10]); ylabel('幅度');title('幅度响应');

set(gca,'XTickMode','manual','XTick',[0 0.2 0.3 1]);

set(gca,'YTickMode','manual','YTick',[-50 0]);grid;

pause

实验中用到的.m文件

hd=ideal_lp(wc,M)

function hd=ideal_lp(wc,M)

alpha=(M-1)/2;

n=[0:1:(M-1)];

m=n-alpha+eps;

hd=sin(wc*m)./(pi*m);

end

(二)截图

图1.添加一个过渡点所设计的滤波器、冲激响应h(n)、幅度特性(N=40,过渡点T1=0.37)

图2.不添加过渡点设计的低通滤波器、冲激响应h(n)、幅度特性(N=20,无过渡点)

图3.添加两个过渡点设计的低通滤波器、冲激响应h(n)、幅度特性(N=60,过渡点T1=0.59 T2=0.11)

图4.添加两个过渡点设计的低通滤波器幅频和相频响应

图5.添加两个过渡点设计的低通滤波器的冲激响应h(n)

数字电路实验报告——数据选择器

第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一,它有若干个输入端,若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是: (1) 选用逻辑表达式各乘积项中出现次数最多的变量(包括原变量与反变量),以简 化数据输入端的附加电路。 (2) 选择一组具有一定物理意义的量。 (二)T4153的逻辑符号、逻辑功能及管脚排列图 (1)T4153是一个双4选1数据选择器,其逻辑符号如图1: 图1 (2) T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端;Y 为输出端;S 是使能端,在S 是使能端,在 原SJ 符号

S =0时使能,在S =1时Y=0;A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为: Y=S (1A 0A 0D +101D A A +201D A A +301A A A ) (3) T4153的管脚排列图如图2 图2 (三)利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 (1)一位二进制全减器的逻辑功能表见下表: n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C (3)根据全减器的逻辑功能表设计出的实验线路图为图3: S 11D 3 1D 2 1D 1 1D 0 1Y

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) (一)设计步骤 (4) (二)数字钟的构成 (4) (三)数字钟的工作原理 (5) 六、总结 (9) 1

一、前言 此次实验是第一次做EDA实验,在学习使用软硬件的过程中,自然遇到很多不懂的问题,在老师的指导和同学们的相互帮助下,我终于解决了实验过程遇到的很多难题,成功的完成了实验,实验结果和预期的结果也是一致的,在这次实验中,我学会了如何使用Quartus II软件,如何分层设计点路,如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解,将其运用到了实际中来,明白了学习电子技术基础的意义,也达到了其培养的目的。也明白了一个道理:成功就是在不断摸索中前进实现的,遇到问题我们不能灰心、烦躁,甚至放弃,而要静下心来仔细思考,分部检查,找出最终的原因进行改正,这样才会有进步,才会一步步向自己的目标靠近,才会取得自己所要追求的成功。 2

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法; 4通过实训学习元器件的选择及集成电路手册查询方法; 5通过实训掌握电子电路调试及故障排除方法; 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求: 1、24小时为一个计数周期; 2、具有整点报时功能; 3、定时闹铃(未完成) 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”,“分”,“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 3

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称:QuartusII原理图输入 法设计与实现 学院:北京邮电大学 班级: 姓名: 学号:

一.实验名称和实验任务要求 实验名称:QuartusII原理图输入法设计与实现 实验目的:⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用; ⑶熟悉实验板的使用。 实验任务要求:⑴掌握QuartusII的基础上,利用QuartusII用逻辑 门设计实现一个半加器,生成新的半加器图像模 块。 ⑵用实验内容(1)中生成的半加器模块以及逻辑门 实现一个全加器,仿真验证其功能,并能下载到实 验板上进行测试,要求用拨码开关设定输入信号, 发光二级管显示输出信号。 ⑶用3线—8线译码器(74L138)和逻辑门实现要求 的函数:CBA F+ C + =,仿真验证其 + B C B A A A B C 功能,,并能下载到实验板上进行测试,要求用拨 码开关设定输入信号,发光二级管显示输出信号。二.设计思路和过程 半加器的设计实现过程:⑴半加器的应有两个输入值,两个输出值。 a表示加数,b表示被加数,s表示半加和, co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门:异或门和与门。a,b 为异 或门和与门的输入,S 为异或门的输出,C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能, 并生成新的半加器图形模块单元。 (4)下载到电路板,并检验是否正确。 全加器的设计实现过程:⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ,两个输 出值s,co :a 为被加数,b 为加数,ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为: c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能,实现全加器。 用3线—8线译码器(74L138)和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程:⑴利用QuartusII 选择译码器(74L138)的图形模块

数字逻辑电路实验报告

数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名: 时间: 第一次试验一、实验名称:组合逻辑电路设计

二、试验目的: 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件: 二输入四“与非”门组件3片,型号74LS00 四输入二“与非”门组件1片,型号74LS20 二输入四“异或”门组件1片,型号74LS86 四、实验设计方案及逻辑图: 1、设计一位全加/全减法器,如图所示: 电路做加法还是做减法是由M决定的,当M=0时做加法运算,当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位,S 为和数,Co为向上的进位;当作为全减法时输入信号A、B和Cin分别为被减数,减数和低位来的借位,S为差,Co为向上位的借位。 (1)输入/输出观察表如下: (2)求逻辑函数的最简表达式 函数S的卡诺图如下:函数Co的卡诺如下: 化简后函数S的最简表达式为: Co的最简表达式为:

(3)逻辑电路图如下所示: 2、舍入与检测电路的设计: 用所给定的集成电路组件设计一个多输出逻辑电路,该电路的输入为8421码,F1为“四舍五入”输出信号,F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是,电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时,电路的输出F2=1,其他情况F2=0。该电路的框图如图所示: (1)输入/输出观察表如下: B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1

数字电路实验报告

数字电路实验报告 姓名:张珂 班级:10级8班 学号:2010302540224

实验一:组合逻辑电路分析一.实验用集成电路引脚图 1.74LS00集成电路 2.74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下:

U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明:ABCD 按逻辑开关“1”表示高电平,“0”表示低电平; 逻辑指示灯:灯亮表示“1”,灯不亮表示“0”。 真值表如下: A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析: 由实验逻辑电路图可知:输出X1=AB CD =AB+CD ,同样,由真值表也能推出此方程,说明此逻辑电路具有与或功能。 2、密码锁问题: 密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开;否则,报警信号为“1”,则接通警铃。

试分析下图中密码锁的密码ABCD 是什么? 密码锁逻辑原理图如下: U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下: 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析: 由真值表(表1.2)可知:当ABCD 为1001时,灯X1亮,灯X2灭;其他情况下,灯X1灭,灯X2亮。由此可见,该密码锁的密码ABCD 为1001.因而,可以得到:X1=ABCD ,X2=1X 。

电路仿真实验报告

本科实验报告实验名称:电路仿真

实验1 叠加定理的验证 1.原理图编辑: 分别调出接地符、电阻R1、R2、R3、R4,直流电压源、直流电流源,电流表电压表(Group:Indicators, Family:VOLTMETER 或AMMETER)注意电流表和电压表的参考方向),并按上图连接; 2. 设置电路参数: 电阻R1=R2=R3=R4=1Ω,直流电压源V1为12V,直流电流源I1为10A。 3.实验步骤: 1)、点击运行按钮记录电压表电流表的值U1和I1; 2)、点击停止按钮记录,将直流电压源的电压值设置为0V,再次点击运行按钮记录电压表电流表的值U2和I2; 3)、点击停止按钮记录,将直流电压源的电压值设置为12V,

将直流电流源的电流值设置为0A,再次点击运行按钮记录电压表电流表的值U3和I3; 4.根据叠加电路分析原理,每一元件的电流或电压可以看成是每一个独立源单独作用于电路时,在该元件上产生的电流或电压的代数和。 所以,正常情况下应有U1=U2+U3,I1=I2+I3; 经实验仿真: 当电压源和电流源共同作用时,U1=-1.6V I1=6.8A. 当电压源短路即设为0V,电流源作用时,U2=-4V I2=2A 当电压源作用,电流源断路即设为0A时,U3=2.4V I3=4.8A

所以有U1=U2+U3=-4+2.4=-1.6V I1=I2+I3=2+4.8=6.8A 验证了原理 实验2 并联谐振电路仿真 2.原理图编辑: 分别调出接地符、电阻R1、R2,电容C1,电感L1,信号源V1,按上图连接并修改按照例如修改电路的网络标号; 3.设置电路参数: 电阻R1=10Ω,电阻R2=2KΩ,电感L1=2.5mH,电容C1=40uF。信号源V1设置为AC=5v,Voff=0,Freqence=500Hz。 4.分析参数设置: AC分析:频率范围1HZ—100MHZ,纵坐标为10倍频程,扫描

数字电路实验报告——译码器

第五次试验报告 实验五 译码器 一、实验目的要求 1、熟悉中规模集成电路T4138译码器的工作原理与逻辑功能 2、掌握译码器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、万用表、两个T4138、74LS20 三、实验线路、原理框图 1、T4138的逻辑符号 T4138是一个3线—8线译码器,它是一种通用译码器,其逻辑符号如图1所示。 图1 其中,A 2、A 1、A 0是地址输入端,Y 0、Y 1、Y 2、Y 3、Y 4、Y 5、Y 6、Y 7是译码输出端,S 1、 S 2、S 3是使能端,当S 1=1, S 2+S 3=0时,器件使能。 2、T4138的管脚排列 T4138的管脚排列如图2所示: 图2 3、T4138的逻辑功能 T4138的功能表如下表所示: Y Y Y Y Y Y Y 32 (a )原SJ 符号 (b )GB 符号

3线—8线译码器实际上是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息,器件就成为一个数据分配器。 4、用T4138实现一个逻辑函数 译码器的每一路输出,实际上是地址码的一个最小项的反变量,利用其中一部分输出端输出的与非关系,也就是它们相应最小项的或逻辑表达式,能方便地实现逻辑函数。 本试验要求实现以下逻辑函数: Y=AB C +A B C+A BC+ABC=ABC BC A C B A C AB ???=7356Y Y Y Y 用T4138和74LS20实现以上逻辑函数,实验线路见下图(图3): 图3 5,用两个3线—8线译码器组成一个4线—16线的译码器 4线—16线的真值表为: “0Y

实验三 Matlab的数字调制系统仿真实验(参考)

成都理工大学实验报告 课程名称:数字通信原理 姓名:__________________学号:______________ 成绩:____ ___ 实验三Matlab的数字调制系统仿真实验(参考) 1 数字调制系统的相关原理 数字调制可以分为二进制调制和多进制调制,多进制调制是二进制调制的推广,主要讨论二进制的调制与解调,简单讨论一下多进制调制中的差分相位键控调制(M-DPSK)。 最常见的二进制数字调制方式有二进制振幅键控(2-ASK)、移频键控(2-FSK)和移相键控(2-PSK 和2-DPSK)。下面是这几种调制方式的相关原理。 1.1 二进制幅度键控(2-ASK) 幅度键控可以通过乘法器和开关电路来实现。载波在数字信号1 或0 的控制下通或断,在信号为1 的状态载波接通,此时传输信道上有载波出现;在信号为0 的状态下,载波被关断,此时传输信道上无载波传送。那么在接收端我们就可以根据载波的有无还原出数字信号的1 和0。 幅移键控法(ASK)的载波幅度是随着调制信号而变化的,其最简单的形式是,载波在二进制调制信号控制下通断,此时又可称作开关键控法(OOK)。多电平MASK调制方式是一种比较高效的传输方式,但由于它的抗噪声能力较差,尤其是抗衰落的能力不强,因而一般只适宜在恒参信道下采用。 2-ASK 信号功率谱密度的特点如下: (1)由连续谱和离散谱两部分构成;连续谱由传号的波形g(t)经线性调制后决定,离散谱由载波分量决定; (2)已调信号的带宽是基带脉冲波形带宽的二倍。 1.2 二进制频移键控(2-FSK) 数字频率调制又称频移键控(FSK),二进制频移键控记作2FSK。数字频移键控是用载波的频率来传送数字消息,即用所传送的数字消息控制载波的频率。2FSK

数字逻辑电路实验报告

. .. 数字逻辑电路设计 --多功能数字钟 学院:计算机科学与通信工程 专业: : 学号: 指导老师:

多功能数字钟 一、设计任务及要求 (1)拥有正常的时、分、秒计时功能。 (2)能利用实验板上的按键实现校时、校分及清零功能。 (3)能利用实验板上的扬声器做整点报时。 (4)闹钟功能 (5)在MAXPLUS II 中采用层次化设计方法进行设计。 (6)在完成全部电路设计后在实验板上下载,验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图,可以将整个系统分为六个模块来实现,分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。

(1)计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联,构成数字钟的基本框架。二十四进制计数器用于计时,六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲,则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器,原图及生成的器件如下: 生成的二十四进制计数器注: 利用使能端,时钟信号,清零以及预置数功能连成24进制。

用两个74160连成的60进制计数器,原图及生成的器件如下: 生成的六十进制计数器 (2)校时模块 校时模块设计要求实现校时,校分以及清零功能。 *按下校时键,小时计数器迅速递增以调至所需要的小时位。 *按下校分键,分计数器迅速递增以调至所需要的分位。 *按下清零键,将秒计数器清零。 注意事项:①在校分时,分计数器的计数不应对小时位产生影响,因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除,因为D触发器是边沿触发,在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入,

数字电子技术实验报告汇总

《数字电子技术》实验报告 实验序号:01 实验项目名称:门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备:双踪示波器、数字万用表、数字电路实验箱 2. 器件: 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常,然后选择实验用的集成块芯片插入实验箱中对应的IC座,按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中

1.与非门电路逻辑功能的测试 (1)选用双四输入与非门74LS20一片,插入数字电路实验箱中对应的IC座,按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口,输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 (2)将逻辑开关按表1.1的状态,分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值(v) H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试

图 1.2 (1)选二输入四异或门电路74LS86,按图1.2接线,输入端1、2、4、5接逻辑开关(K1~K4),输出端A、B、Y接电平显示发光二极管。 (2)将逻辑开关按表1.2的状态,将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压(V) L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1

数字电路实验Multisim仿真

实验一 逻辑门电路 一、与非门逻辑功能的测试 74LS20(双四输入与非门) 仿真结果 二、 或非门逻辑功能的测试 74LS02(四二输入或非门) 仿真结果: 三、与或非门逻辑功能的测试 74LS51(双二、三输入与或非门) 仿真结果: 四、异或门逻辑功能的测试 74LS86(四二输入异或 门)各一片 仿真结果: 二、思考题 1. 用一片74LS00实现Y = A+B 的逻辑功能 ; 2. 用一片74LS86设计 一个四位奇偶校验电路; 实验二 组合逻辑 电路 一、分析半加器的逻辑功能 二. 验证

的逻辑功能 4.思考题 (1)用两片74LS138 接成四线-十六线译码器 0000 0001 0111 1000 1111 (2)用一片74LS153接成两位四选一数据选择器; (3)用一片74LS153一片74LS00和接成一位全加器 (1)设计一个有A、B、C三位代码输入的密码锁(假设密码是011),当输入密码正确时,锁被打开(Y1=1),如果密码不符,电路发出报警信号(Y2=1)。 以上四个小设计任做一个,多做不限。 还可以用门电路搭建 实验三触发器及触发器之间的转换 1.D触发器逻辑功能的测试(上升沿) 仿真结果; 2.JK触发器功能测试(下降沿) Q=0 Q=0略

3.思考题: (1) (2) (3)略 实验四寄存器与计数器 1.右移寄存器(74ls74 为上升沿有效) 2.3位异步二进制加法,减法计数器(74LS112 下降沿有效) 也可以不加数码显示管 3.设计性试验 (1)74LS160设计7进制计数器(74LS160 是上升沿有效,且异步清零,同步置数)若采用异步清零: 若采用同步置数: (2)74LS160设计7进制计数器 略 (3)24进制 83进制 注意:用74LS160与74LS197、74LS191是完全不一样的 实验五555定时器及其应用 1.施密特触发器

数字电路仿真实验报告

数字逻辑与CPU 仿真实验报告 姓名: 班级: 学号:

仿真实验 摘要:Multisim是Interactive Image Technologies公司推出的以Windows为基础的仿真工具,具有丰富的仿真分析能力。本次仿真实验便是基于Multisim软件平台对数字逻辑电路的深入研究,包括了对组合逻辑电路、时序逻辑电路中各集成元件的功能仿真与验证、对各电路的功能分析以及自行设计等等。 一、组合逻辑电路的分析与设计 1、实验目的 (1)掌握用逻辑转换器进行逻辑电路分析与设计的方法。 (2)熟悉数字逻辑功能的显示方法以及单刀双掷开关的应用。 (3)熟悉字信号发生器、逻辑分析仪的使用方法。 2、实验内容和步骤 (1)采用逻辑分析仪进行四舍五入电路的设计 ①运行Multisim,新建一个电路文件,保存为四舍五入电路设计。 ②在仪表工具栏中跳出逻辑变换器XLC1。 图1-1 逻辑变换器以及其面板 ③双击图标XLC1,其出现面板如图1-1所示 ④依次点击输入变量,并分别列出实现四舍五入功能所对应的输出状态(点击输出依 次得到0、1、x状态)。 ⑤点击右侧不同的按钮,得到输出变量与输入变量之间的函数关系式、简化的表达式、 电路图及非门实现的逻辑电路。 ⑥记录不同的转换结果。

(2)分析图1-2所示代码转换电路的逻辑功能 ①运行Multisim,新建一个电路文件,保存为代码转换电路。 ②从元器件库中选取所需元器件,放置在电路工作区。 ?从TTL工具栏选取74LS83D放置在电路图编辑窗口中。 ?从Source库取电源Vcc和数字地。 ?从Indictors库选取字符显示器。 ?从Basic库Switch按钮选取单刀双掷开关SPD1,双击开关,开关的键盘控制设 置改为A。后面同理,分别改为B、C、D。 图1-2 代码转换电路 ③将元件连接成图1-2所示的电路。 ④闭合仿真开关,分别按键盘A、B、C、D改变输入变量状态,将显示器件的结果填 入表1-1中。 ⑤说明该电路的逻辑功能。 表1-1 代码转换电路输入输出对应表

数字电路组合逻辑电路设计实验报告

数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020

实验三组合逻辑电路设计(含门电路功能测试)

一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多,使用时应对选用的器件做简单逻辑功能检查,保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时,门电路输入端加固定的高(H)、低电平,用示波器、万用表、或发光二极管(LED)测

出门电路的输出响应。动态测试时,门电路的输入端加脉冲信号,用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例,简述集成逻辑门功能测试的方法。74LS00为四输入2与非门,电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中,共有14条外引线。使用时必须保证在第14脚上加+5V电压,第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表,确认门电路的逻辑功能正确与否。实验时,可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量,加高、低电平,观测输出电平是否符合74LS00的真值表(表3-1)描述功能。

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院:应用科学学院 专业班级:电科12 - 1班 学号:32 姓名:周龙 指导教师:刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1)、熟悉mos晶体管版图结构及绘制步骤; 2)、熟悉反相器版图结构及版图仿真; 2. 实验内容 1)绘制PMOS布局图; 2)绘制NMOS布局图; 3)绘制反相器布局图并仿真; 3. 实验步骤 1、绘制PMOS布局图: (1) 绘制N Well图层;(2) 绘制Active图层; (3) 绘制P Select图层; (4) 绘制Poly图层; (5) 绘制Active Contact图层;(6) 绘制Metal1图层; (7) 设计规则检查;(8) 检查错误; (9) 修改错误; (10)截面观察; 2、绘制NMOS布局图: (1) 新增NMOS组件;(2) 编辑NMOS组件;(3) 设计导览; 3、绘制反相器布局图: (1) 取代设定;(2) 编辑组件;(3) 坐标设定;(4) 复制组件;(5) 引用nmos组件;(6) 引用pmos组件;(7) 设计规则检查;(8) 新增PMOS基板节点组件;(9) 编辑PMOS基板节点组件;(10) 新增NMOS基板接触点; (11) 编辑NMOS基板节点组件;(12) 引用Basecontactp组件;(13) 引用Basecontactn 组件;(14) 连接闸极Poly;(15) 连接汲极;(16) 绘制电源线;(17) 标出Vdd 与GND节点;(18) 连接电源与接触点;(19) 加入输入端口;(20) 加入输出端口;(21) 更改组件名称;(22) 将布局图转化成T-Spice文件;(23) T-Spice 模拟; 4. 实验结果 nmos版图

(完整版)基于QuartusII的数字电路仿真实验报告手册

数字电路仿真实验报告 班级通信二班姓名:孔晓悦学号:10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交. 文件命名规则如“通1_王五_学号” 一、实验目的 1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路(MSI)的逻辑功能及其使 用方法。 2. 掌握用中规模继承电路构成逻辑电路的设计方法。 3. 了解EDA软件平台Quartus II的使用方法及主要功能。 二、预习要求 1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。 2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。 3.完成本实验规定的逻辑电路设计项目,并画出接线图,列出有关的真值表。 三、实验基本原理 1.译码器 译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。译码器按功能可分为两大类,即通用译码器和显示译码器。通用译码器又包括变量译码器和代码变换译码器。 变量译码器是一种完全译码器,它将一系列输入代码转换成预知一一对应的有效信号。 这种译码器可称为唯一地址译码器。如3线—8线、4线—16线译码器等。 显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。如BCD-七段显示译码器等。 2.数据选择器 数据选择器也陈伟多路选择器或多路开关,其基本功能是:在选择输入(又称地址输入)信号的控制下,从多路输入数据中选择某一路数据作为输出。因此,数据选择器实现的是时分多路输入电路中发送端电子开关的功能,故又称为复用器。一般数据选择器有n 个地址输入端,2n错误!未找到引用源。个数据输入端,一个数据输出端或反码数据输出端,同时还有选通端。目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。 3.计数器 计数器是一个庸医实现技术功能的时序部件,它不仅可以用来对脉冲计数,还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。 74LS161是4位同步二进制计数器,它除了具有二进制加法计数功能外,还具有预置数、保质和异步置零等附加功能。 四、实验内容

实验一 典型环节的电路模拟与数字仿真实验

实验一典型环节的电路模拟与数字仿真实验 一实验目的 通过实验熟悉各种典型环节传递函数及其特性,掌握电路模拟和数字仿真研究方法。 二实验内容 1.设计各种典型环节的模拟电路。 2.编制获得各种典型环节阶跃特性的数字仿真程序。 3.完成各种典型环节模拟电路的阶跃特性测试,并研究参数变化对典型环节阶跃特性的影响。 4.运行所编制的程序,完成典型环节阶跃特性的数字仿真研究,并与电路模拟研究的结果作比较。 三实验步骤 1.熟悉实验设备,设计并连接各种典型环节的模拟电路; 2.利用实验设备完成各典型环节模拟电路的阶跃特性测试,并研究参数变化对典型环节阶跃特性的影响; 3.用MATLAB编写计算各典型环节阶跃特性的数字仿真研究,并与电路模拟测试结果作比较。分析实验结果,完成实验报告。 四实验结果 1.积分环节模拟电路、阶跃响应

仿真结果: 2.比例积分环节模拟电路、阶跃响应 仿真结果:

3.比例微分环节模拟电路、阶跃响应 仿真结果: 4.惯性环节模拟电路、阶跃响应

仿真结果: 5.实验结果分析: 积分环节的传递函数为G=1/Ts(T为积分时间常数),惯性环节的传递函数为G=1/(Ts+1)(T为惯性环节时间常数)。 当时间常数T趋近于无穷小,惯性环节可视为比例环节, 当时间常数T趋近于无穷大,惯性环节可视为积分环节。

实验二典型系统动态性能和稳定性分析的电路模拟与数 字仿真研究 一实验目的 1.学习和掌握动态性能指标的测试方法。 2.研究典型系统参数对系统动态性能和稳定性的影响。 二实验内容 1.观测二阶系统的阶跃响应,测出其超调量和调节时间,并研究其参数变化对动态性能和稳定性的影响。 三实验步骤 1.熟悉实验设备,设计并连接由一个积分环节和一个惯性环节组成的二阶闭环系统的模拟电路; 2.利用实验设备观测该二阶系统模拟电路的阶跃特性,并测出其超调量和调节时间; 3.二阶系统模拟电路的参数观测参数对系统的动态性能的影响; 4.分析结果,完成实验报告。 四实验结果 典型二阶系统 仿真结果:1)过阻尼

武汉大学_数字电路—实验报告

数字电路实验报告 学号:姓名:班级:% % %

目录 实验一组合逻辑电路分析 (1) 一、实验目的 (1) 二、实验原理 (1) 三、实验内容 (1) 实验二组合逻辑实验(一)——半加器和全加器 (3) 一、实验目的 (3) 二、实验原理 (3) 三、实验内容 (4) 实验三组合逻辑实验(二)数据选择器和译码器的应用 (6) 一、实验目的 (6) 二、实验原理 (6) 三、实验内容 (7) 实验四触发器和计数器 (9) 一、实验目的 (9) 二、实验原理 (9) 三、实验内容 (10) 实验五数字电路实验综合实验 (12) 一、实验目的 (12) 二、实验原理 (12) 三、实验内容: (13) 实验六555集成定时器 (15) 一、实验目的 (15) 二、实验原理 (15) 三、实验内容 (16) 实验七数字秒表 (19) 一、实验目的 (19) 二、实验原理 (19) 三、实验内容 (21)

实验一组合逻辑电路分析 一、实验目的 掌握逻辑电路的特点; 学会根据逻辑电路图分析电路的功能。 二、实验原理 74LS00集成片有四块二输入与非门构成,逻辑表达式为。 74LS20由两块四输入与非门构成。逻辑表达式为。 三、实验内容 实验一、根据下列实验电路进行实验:

实验二、分析下图电路的密码 密码锁开锁的条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为”1”,将锁打开。否则,报警信号为”1”,接通警铃。

实验二 组合逻辑实验(一)——半加器和全加器 一、实验目的 熟悉用门电路设计组合电路的原理和方法步骤。 预习内容 复习用门电路设计组合逻辑电路的原理和方法。 复习二进制的运算。 利用下列元器件完成:74LS283、74LS00、74LS51、74LS136; 完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图; 完成用“异或”门设计的3变量 判奇电路的原理图。 二、实验原理 1、半加器 半加器是算术运算电路中的基本单元,是完成1位二进制数相加的一种组合逻辑电路。 如果只考虑了两个加数本身,而没有考虑低位进位的加法运算,称为半加器。实现 说明:其中,A 、B 是两个加数,S 表示和数,C 表示进位数。 有真值表可得逻辑表达式: ?? ?=+=AB C B A B A S 2、全加器 全加器能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位信号。 说明:其中A 和B 分别是被加数及加数,Ci 为低位进位数,S 为本位和数(称为全加和),Co 为向高位的进位数。得出全加器逻辑表达式: ?????⊕+=++=⊕⊕=+++=i i i o i i i i i C B A AB BC A C B A AB C C B A ABC C B A C B A C B A S )(

数字电路实验报告

数字电路实验报告一 4-bit Full Adder Design 1.1 Requirement of the Experiment Design a 4-bite Adder to add A(A3A2A1A0) and B(B3B2B1B0),output 4-bit Sum S=A+B and the COUT as the carry. 1.2 Experiment Target 1. Learn the Logic Diagram Input Method with ispDesignLEVER. 2. Understand how to deisgn a test vector file in ABEL-HDL. 3. To be familiar with the PLD Experiment System(PLD-PAC-1). 4. To know the drawing method of Logic Diagram in ispDesignLEVER and its function simulation process. 5. Know the principles and structure of 4-bit Ripple Adder.

1.3 Step of Experiment 1. Use Schematic Editor to input the logic diagram of a 4-bit adder(*.sch) 2. Input the ABEL-HDL test vector file(*.abv) 3.Do the function simulation with the above test vector and check the output vaild according to the waveforms until to error happens. 4.Specify the input and output Pin No. by connecting I/O PAD to input and output of above 4-bit adder. Switch S8-S5(34-37)and S4-S1(38-41)on PLD Experimental System can be used as input A and B,LED6(18-15 ) and LED5(14-11) as the output S(Sum). L8 can be used to show the carry (Cout).Note that L1-L8(83-76) is active-low. 5.Do the Fit Design function to generate the circuit JED file. 6.Download the JED into the chip on PLD Experiment System and verify the results. 1.4 Experiment Content Circuit Diagram(*.sch)

北京邮电大学数字电路实验报告

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称:QuartusII原理图输入 法设计与实现 学院:北京邮电大学 班级: 姓名: 学号:

一.实验名称和实验任务要求 实验名称:QuartusII原理图输入法设计与实现 实验目的:⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用; ⑶熟悉实验板的使用。 实验任务要求:⑴掌握QuartusII的基础上,利用QuartusII用逻辑 门设计实现一个半加器,生成新的半加器图像模 块。 ⑵用实验内容(1)中生成的半加器模块以及逻辑门 实现一个全加器,仿真验证其功能,并能下载到实 验板上进行测试,要求用拨码开关设定输入信号, 发光二级管显示输出信号。 ⑶用3线—8线译码器(74L138)和逻辑门实现要求 的函数:CBA F+ C + =,仿真验证其 + B C B A A A B C 功能,,并能下载到实验板上进行测试,要求用拨 码开关设定输入信号,发光二级管显示输出信号。二.设计思路和过程 半加器的设计实现过程:⑴半加器的应有两个输入值,两个输出值。 a表示加数,b表示被加数,s表示半加和, co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门:异或门和与门。a,b 为异或门和与门的输入,S 为异或门的输出,C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能,并生成新的半加器图形模块单元。 (4)下载到电路板,并检验是否正确。 全加器的设计实现过程:⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ,两个输 出值s,co :a 为被加数,b 为加数,ci 为低 位向高位的进位。 ⑵全加器的逻辑表 示式为: c b a s ⊕⊕= b a ci b a co ?+?⊕=)(

数字电子技术实验报告1

实验名称门电路逻辑功能及其应用 1、实验目的 1.熟悉数字电子技术实验箱。 2.掌握常用的逻辑门电路的逻辑功能和测试方法 3.掌握集电极开路门的逻辑功能及使用特点。 2、实验原理 1.基本逻辑功能 (1)与门的功能 特点:全1出1;只要有一-个为0,输出为0。 (2)或门的功能 特点:全0出0;只要有一-个为1,输出为1。 (3)与非门门的功能 特点:全1出0; 只要有一-个为0,输出为1。 (4)异或门门]的功能 特点:相异为1;相同为0。 2.集电极开路门(0C门) 线与的功能 集电极开路门(简称0C门),它工作时必须外接负载电阻RL。若把两个0C门输出端连接在一-起,通过公共电阻RL接到电源,就可实现“线与”的功能。 3、实验步骤 1、测试门电路的逻辑功能 (1)将四2输入与非门74LS00 一只插入数字电子实验箱,按图2.1.1接线,输入端接S1、S2 (逻辑电平开关输出插口),输出端接直流电压表或电平显示发光二极管。 (2)将电平开关按表要求输入电平,分别测输出电压及逻辑状态,验证输出与输入变量是否符合“与非”关系。

2.测试门电路传输特性 (1)按图2.1.4接线。 (2)调Rp,用电压表测量当U分别为0.3、0.6、1、1.3、1.4、1.5、2、3V时对应的U值,填入表中,并画出传输特性曲线。

3.利用与非门控制 用与非门按图接线,S接任一电平开关,用示波器观察S对 输出脉冲的控制作用。用坐标纸画出观测图输入与输出的对 应波形。 4.0C门的“线与”功能测试 按图接线,A、B、C、D分别接至逻辑开关S1、S2、S3、S4的插孔中,按照逻辑图,有L=ABCD。把A、B、C、D的16种组合列出真值表,再用实验测定L,并填表。

电路仿真实验报告

本科实验报告 实验名称:电路仿真 实验1 叠加定理的验证 1.原理图编辑: 分别调出接地符、电阻R1、R2、R3、R4,直流电压源、直流电流源,电流表电压表(Group:Indicators, Family:VOLTMETER 或

AMMETER)注意电流表和电压表的参考方向),并按上图连接; 2. 设置电路参数: 电阻R1=R2=R3=R4=1Ω,直流电压源V1为12V,直流电流源 I1为10A。 3.实验步骤: 1)、点击运行按钮记录电压表电流表的值U1和I1; 2)、点击停止按钮记录,将直流电压源的电压值设置为0V,再次点击运行按钮记录电压表电流表的值U2和I2; 3)、点击停止按钮记录,将直流电压源的电压值设置为12V,将直流电流源的电流值设置为0A,再次点击运行按钮记录电压表电流表的值U3和I3; 4.根据叠加电路分析原理,每一元件的电流或电压可以看成是每一个独立源单独作用于电路时,在该元件上产生的电流或电压的代数和。 所以,正常情况下应有U1=U2+U3,I1=I2+I3; 经实验仿真: 当电压源和电流源共同作用时,U1=-1.6V I1=6.8A. 当电压源短路即设为0V,电流源作用时,U2=-4V I2=2A 当电压源作用,电流源断路即设为0A时,U3=2.4V I3=4.8A

所以有U1=U2+U3=-4+2.4=-1.6V I1=I2+I3=2+4.8=6.8A 验证了原理 实验2 并联谐振电路仿真 2.原理图编辑: 分别调出接地符、电阻R1、R2,电容C1,电感L1,信号源V1,按上图连接并修改按照例如修改电路的网络标号; 3.设置电路参数: 电阻R1=10Ω,电阻R2=2KΩ,电感L1=2.5mH,电容C1=40uF。信号源V1设置为AC=5v,Voff=0,Freqence=500Hz。 4.分析参数设置: AC分析:频率范围1HZ—100MHZ,纵坐标为10倍频程,扫描点数为10,观察输出节点为Vout响应。 TRAN分析:分析5个周期输出节点为Vout的时域响应。 实验结果: 要求将实验分析的数据保存 (包括图形和数据),并验证结果是否正确,最后提交实验报告时需要将实验结果附在实验报告后。 根据并联谐振电路原理,谐振时节点out电压最大且谐振频率为w0=1/LC=1000 10,f0=w0/2 =503.29Hz 谐振时节点out电压 * 理论值由分压公式得u=2000/(2000+10)*5=4.9751V.

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