VHDL时序逻辑电路实验报告

北京邮电大学电路实验中心

<数字电路与逻辑设计实验>

实

验

报

告

实验名称：VHDL时序逻辑电路设计

一、实验名称

VHDL时序逻辑电路设计

二、实验目的

1、熟悉VHDL硬件语言

2、掌握分频器的VHDL描述方法

3、掌握异步8421十进制计数器的VHDL描述方法

4、掌握用VHDL连接电路的方法

三、设计任务要求

1、设计8421十进制计数器并仿真验证

2、设计分频系数为10的分频器并仿真验证

3、将计数器、分频器、数码管译码器3个电路进行连接

四、VHDL代码

1、分频器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY fenpinqi IS --分频系数10

PORT(

clk : IN STD_LOGIC;

clear : IN STD_LOGIC;

clk_out : OUT STD_LOGIC);

END fenpinqi;

ARCHITECTURE behave OF fenpinqi IS

SIGNAL tmp: INTEGER RANGE 0 TO 4;

SIGNAL clktmp : STD_LOGIC;

BEGIN

PROCESS(clear,clk)

BEGIN

IF clear = '1' THEN

tmp <= 0;

ELSIF clk'event AND clk = '1' THEN

IF tmp = 4 THEN

tmp <= 0;clktmp <= NOT clktmp;

ELSE

tmp <= tmp+1;

END IF;

END IF;

END PROCESS;

clk_out <= clktmp;

END behave;

2、8421十进制计数器

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jishuqi IS

PORT(

clk,clear:IN STD_LOGIC;

q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END jishuqi;

ARCHITECTURE behave OF jishuqi IS

SIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

PROCESS(clk)

BEGIN

IF clear='1'THEN

q_temp<="0000";

ELSIF(clk'EVENT AND clk='1')THEN

IF q_temp="1001"THEN

q_temp<="0000";

ELSE

q_temp<=q_temp+1;

END IF;

END IF;

END PROCESS;

q<=q_temp;

END behave;

3、数码管译码电路

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY seg IS

PORT(

a: IN STD_LOGIC_VECTOR (3 downto 0);

b: OUT STD_LOGIC_VECTOR(6 downto 0);

cat: OUT STD_LOGIC_VECTOR(7 downto 0)

);

END seg;

ARCHITECTURE seg7_1_arch OF seg IS

BEGIN

PROCESS(a)

BEGIN

CASE a IS

WHEN "0000" => b<="1111110";

cat<="11101111";

WHEN "0001" => b<="0110000";

cat<="11101111";

WHEN "0010" => b<="1101101";

cat<="11101111";

WHEN "0011" => b<="1111001";

cat<="11101111";

WHEN "0100" => b<="0110011";

cat<="11101111";

WHEN "0101" => b<="1011011";

cat<="11101111";

WHEN "0110" => b<="1011111";

cat<="11101111";

WHEN "0111" => b<="1110000";

cat<="11101111";

WHEN "1000" => b<="1111111";

cat<="11101111";

WHEN "1001" => b<="1111011";

cat<="11101111";

WHEN OTHERS => b<="0000000";

cat<="11101111";

END CASE;

END PROCESS;

END;

4、顶层

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY all_0512 IS

PORT(clk_in,clear_in:IN STD_LOGIC;

b_out:OUT STD_LOGIC_VECTOR(6 downto 0);

disp_out:OUT STD_LOGIC_VECTOR(7 downto 0));

END all_0512;

ARCHITECTURE count_div_seg7_arch OF all_0512 IS

COMPONENT fenpinqi

PORT(clk,clear:IN STD_LOGIC;

clk_out:OUT STD_LOGIC);

END COMPONENT;

COMPONENT jishuqi

PORT(clk,clear:IN STD_LOGIC;

q:OUT STD_LOGIC_VECTOR(3 downto 0));

END COMPONENT;

COMPONENT seg

PORT(a:IN STD_LOGIC_VECTOR(3 downto 0);

b:OUT STD_LOGIC_VECTOR(6 downto 0);

cat:OUT STD_LOGIC_VECTOR(7 downto 0));

END COMPONENT;

SIGNAL q_temp:STD_LOGIC_VECTOR(3 downto 0);

SIGNAL clktmp:STD_LOGIC;

BEGIN

u1:fenpinqi PORT

MAP(clk=>clk_in,clear=>clear_in,clk_out=>clktmp);

u2:jishuqi PORT

MAP(clk=>clktmp,clear=>clear_in,q=>q_temp);

u3:seg PORT MAP(a=>q_temp,b=>b_out,cat=>disp_out);

END count_div_seg7_arch;

五、仿真波形及其分析

1、分频器

分析：输入clk时钟信号和clear信号，输出clk_out信号，从波形图可以看出，clk_out的频率为时钟信号clk的1/10，即该分频器的分频系数为10，将较高频率的时钟信号分频成较低频率的信号。

2、8421十进制计数器

分析：输入clk时钟信号和reset置零信号，输出q，从波形可以看出，在时钟信号clk的作用下，计数器不断输出“0000”到“1001”，转换为十进制就是0到9，当reset信号产生“1”时，异步置零，从0开始重新计数。从而实现异步置零的8421十进制计数器。

3、数码管译码电路

分析：输入a，输出b和cat，从波形可以看出，cat始终输出“11101111”，即只允许共阴极数码管的第四位亮。当输入a从“0000”到“1111”不断变化的过程中，输出b不断变化，但仅在a从“0000”到“1001”变化时b也随之变化，显示到数码管上就是0到9；当a在“1010”到“1111”变化时，b则全部输出“0000000”，即不显示。

4、顶层

分析：输入clear_in和clk_in输出b_out和disp_out,由波形图知，当将分频器、计数器、数码管译码电路连接起来后，在时钟信号clk的作用下，disp_out一直显示“11101111”，即只允许数码管第4位亮，b_out显示从“1111110”到“1111011”，在数码管上即从0到9。

六、模块端口说明及连接图

七、故障及问题分析

1.数码管清零有延时：代码里面用的同步，改为异步，即将清

零的判断语句移到外面来。

2.分频器分频系数的选择：

3.最初以数码管电路作为顶层，后来发现稍微有点难实现，于

是将分频器、8421十进制计数器、数码管都作为底层，单独

写一个顶层，代码更容易实现。

八、实验总结

本实验主要使用了3个部件：分频器、8421十进制计数器、数码管。为了实现产生不同频率的信号，这里使用分频器将较高频率的时钟信号分频成较低频率的信号，通过采用异步置零的8421十进制计数器实现计数，然后用数码管将数显示出来。本实验回顾了数电的理论课知识，同时学习使用VHDL语言来实现这几个部件，加深了对VHDL 语言的理解，为今后使用VHDL实现更复杂的功能打下了基础。