verilog数电实验报告

实验报告

课程名称：数字电子技术实验姓名：

学号：

专业：

开课学期：

指导教师：

实验课安全知识须知

1.须知1：规范着装。为保证实验操作过程安全、避免实验过程中意外发生，学生禁止穿拖

鞋进入实验室，女生尽量避免穿裙子参加实验。

2.须知2：实验前必须熟悉实验设备参数、掌握设备的技术性能以及操作规程。

3.须知3：实验时人体不可接触带电线路，接线或拆线都必须在切断电源的情况下进行。

4.须知4：学生独立完成接线或改接线路后必须经指导教师检查和允许，并使组内其他同学

引起注意后方可接通电源。实验中如设备发生故障，应立即切断电源，经查清问题和妥善处理故障后，才能继续进行实验。

5.须知5：接通电源前应先检查功率表及电流表的电流量程是否符合要求，有否短路回路存

在，以免损坏仪表或电源。

特别提醒：实验过程中违反以上任一须知，需再次进行预习后方可再来参加实验；课程中违反三次及以上，直接重修。

实验报告撰写要求

1.要求1：预习报告部分列出该次实验使用组件名称或者设备额定参数；绘制实验线路图，

并注明仪表量程、电阻器阻值、电源端编号等。绘制数据记录表格，并注明相关的实验环境参数与要求。

2.要求2：分析报告部分一方面参考思考题要求，对实验数据进行分析和整理，说明实验结

果与理论是否符合；另一方面根据实测数据和在实验中观察和发现的问题，经过自己研究或分析讨论后写出的心得体会。

3.要求3：在数据处理中，曲线的绘制必须用坐标纸画出曲线，曲线要用曲线尺或曲线板连

成光滑曲线，不在曲线上的点仍按实际数据标出其具体坐标。

4.要求4：本课程实验结束后，将各次的实验报告按要求装订，并在首页写上序号（实验课

上签到表对应的序号）。请班长按照序号排序，并在课程结束后按要求上交实验报告。

温馨提示：实验报告撰写过程中如遇预留空白不足，请在该页背面空白接续。

实验报告

课程名称：数字电子技术实验实验 7 ：使用Verilog 语言编写FPGA 应用实验日期：年月日地点：实验台号：

专业班级：学号：姓名：

评分：

教师评语：

教师签字：

日期：

一、实验目的

（1）初步学习Verilog 语言的结构和语法。

（2）初步了解Verilog 语言描述组合逻辑电路和时序逻辑电路的语法。

（3）学习Vivado 软件中基于Verilog 语言创建项目并下载使用的方法。

二、实验设备及元器件

三、实验原理

（简述实验原理，画出原理图）

实验三：道路灯

`timescale 1ns / 1ps

///////////////////////////////////////////////////////////////////////////////// /

// Company:

// Engineer:

//

// Create Date: 2020/06/06 18:34:45

// Design Name:

// Module Name: comb_t

// Project Name:

// Target Devices:

// Tool Versions:

// Description:

//

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//

///////////////////////////////////////////////////////////////////////////////// /

module comb_t(

input clk,

input enable,

output [5:0] out

);

reg[26:0] divclk;

reg[2:0] reg3;

reg[5:0] outp;

always@(posedge clk)

begin

if (divclk< 100000000-1) divclk<=divclk+1;

else

begin

divclk<=0;

if (enable)

begin

if (reg3<9)

reg3<=reg3+1; else

reg3<=0;

end

else

reg3<=reg3;

end

case(reg3)

3'b000:outp<=6'b001_100;

3'b001:outp<=6'b001_100; 3'b010:outp<=6'b001_100;

3'b011:outp<=6'b001_010;

3'b100:outp<=6'b100_001;

3'b101:outp<=6'b100_001; 3'b101:outp<=6'b100_001;

3'b110:outp<=6'b010_001;

default:outp<=6'b000_000; endcase

end

assign out = outp;

endmodule

限制文件

set_property PACKAGE_PIN P17 [get_ports clk];

set_property PACKAGE_PIN R11 [get_ports enable];

set_property PACKAGE_PIN K2 [get_ports out[0]];

set_property PACKAGE_PIN J2 [get_ports out[1]];

set_property PACKAGE_PIN J3 [get_ports out[2]];

set_property PACKAGE_PIN H4 [get_ports out[3]];

set_property PACKAGE_PIN J4 [get_ports out[4]];

set_property PACKAGE_PIN G3 [get_ports out[5]];

set_property IOSTANDARD LVCMOS33 [get_ports clk];

set_property IOSTANDARD LVCMOS33 [get_ports enable];

set_property IOSTANDARD LVCMOS33 [get_ports out[0]];

set_property IOSTANDARD LVCMOS33 [get_ports out[1]];

set_property IOSTANDARD LVCMOS33 [get_ports out[2]];

set_property IOSTANDARD LVCMOS33 [get_ports out[3]];

set_property IOSTANDARD LVCMOS33 [get_ports out[4]];

set_property IOSTANDARD LVCMOS33 [get_ports out[5]];

set_property BITSTREAM.CONFIG.UNUSEDPIN PULLNONE [current_design]; 实验四：流水灯

`timescale 1ns / 1ps

///////////////////////////////////////////////////////////////////// /////////////

// Company:

// Engineer:

//

// Create Date: 2020/06/06 18:34:45

// Design Name:

// Module Name: comb_t

// Project Name:

// Target Devices:

// Tool Versions:

// Description:

//

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//

///////////////////////////////////////////////////////////////////// /////////////

module comb_t(

input clk,AA

input enable,

output [3:0] out

);

reg[26:0] divclk;

reg[3:0] reg4;

reg[3:0] outp;

always@(posedge clk)

begin

if (divclk< 100000000-1) divclk<=divclk+1;

else

begin

divclk<=0;

if (enable)

begin

if (reg4<11)

reg4<=reg4+1; else

reg4<=0;

end

else

reg4<=0;

end

case(reg4)

4'b0000:outp<=4'b0001;

4'b0001:outp<=4'b0011;

4'b0010:outp<=4'b0111;

4'b0011:outp<=4'b1111;

4'b0100:outp<=4'b0111;

4'b0101:outp<=4'b0011;

4'b0110:outp<=4'b0001;

4'b0111:outp<=4'b0000;

4'b1000:outp<=4'b1111;

4'b1001:outp<=4'b0000;

4'b1010:outp<=4'b1111;

4'b1011:outp<=4'b0000;

default:outp<=4'b0000;

endcase

end

assign out = outp;

endmodule

限制文件

set_property PACKAGE_PIN P17 [get_ports clk]; set_property PACKAGE_PIN R11 [get_ports enable]; set_property PACKAGE_PIN K2 [get_ports out[0]];

set_property PACKAGE_PIN J2 [get_ports out[1]];

set_property PACKAGE_PIN J3 [get_ports out[2]];

set_property PACKAGE_PIN H4 [get_ports out[3]];

set_property IOSTANDARD LVCMOS33 [get_ports clk];

set_property IOSTANDARD LVCMOS33 [get_ports enable];

set_property IOSTANDARD LVCMOS33 [get_ports out[0]];

set_property IOSTANDARD LVCMOS33 [get_ports out[1]];

set_property IOSTANDARD LVCMOS33 [get_ports out[2]];

set_property IOSTANDARD LVCMOS33 [get_ports out[3]];

set_property BITSTREAM.CONFIG.UNUSEDPIN PULLNONE [current_design];

四、实验内容

（简述每一项实验的实验方法，画出电路接线图，记录实验的数据、画出相关图表，对数据进行简单分析。如需绘制曲线或波形请在坐标纸中进行。）

实验内容分别是利用上述代码，实现十字口交通灯和彩灯循环系统两者的实现，大概思路就是利用枚举法对于系统进行设置。

五、实验数据分析

（按指导书中实验报告的要求用图表或曲线对实验数据进行分析和处理，并对实验结果做出判断，如需绘制曲线请在坐标纸中进行）

实验现象已经在课上检查过了

六、问题思考

（1）如果使用数码管输出7.5.2 实验之中的计数器结果需要如何修改Verilog 代码？

利用数码管显示最后的结果其实就是在后面把各个情况的表达式写出来就好

case(reg4)

4'b0000:outp<=4'b000;

4'b0001:outp<=4'b0001;

4'b0010:outp<=4'b0010;

4'b0011:outp<=4'b0011;

4'b0100:outp<=4'b0100;

4'b0101:outp<=4'b0101;

4'b0110:outp<=4'b0110;

4'b0111:outp<=4'b0111;

4'b1000:outp<=4'b1000;

4'b1001:outp<=4'b1001;

七、实验体会与建议

本次实验采用verilog语言，让我明白了基本的verilog语法内容，以及对于一个写好的代码，如何设置起中的限制文件，以及编译通过整个文件的读写过程。