EIAJESD78A-2006闩锁测试方法-20090513

CMOS集成电路闩锁效应形成机理和对抗措施

目录摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1 反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1 闩锁效应简介 (4) 3.2 闩锁效应机理研究 (4) 3.3 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 4.1 版图级抗栓所措施 (6) 4.2 工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10) I / 12

CMOS集成电路闩锁效应形成机理和对抗措施摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures W angxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为 1

集成电路测试

第一章集成电路的测试 1.集成电路测试的定义集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理输入Y 被测电路DUT（Device Under Test）可作为一个已知功能的实体，测试依据原始输入x 和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。

集成电路试题库

半导体集成电路典型试题绪论 1、什么叫半导体集成电路？【答案：】通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写【答案：】小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI） 3、按照器件类型分，半导体集成电路分为哪几类？【答案：】双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。 4、按电路功能或信号类型分，半导体集成电路分为哪几类？【答案：】数字集成电路，模拟集成电路，数模混合集成电路。 5、什么是特征尺寸？它对集成电路工艺有何影响？【答案：】集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。 6、名词解释：集成度、wafer size、die size、摩尔定律？【答案：】 7、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。【答案：】

该电路可以完成NAND逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管M kp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。该电路增加了一个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。在评估阶段，M kp 截至，不影响电路的正常输出。 8、延迟时间【答案：】时钟沿与输出端之间的延迟第1章集成电路的基本制造工艺 1、四层三结的结构的双极型晶体管中隐埋层的作用【答案：】减小集电极串联电阻，减小寄生PNP管的影响 2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响【答案：】电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大 3、简单叙述一下pn结隔离的NPN晶体管的光刻步骤【答案：】第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻

《半导体集成电路》考试题目及参考答案(DOC)

第一部分考试试题第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。第4章TTL电路 1.名词解释

集成电路测试原理及方法

H a r b i n I n s t i t u t e o f T e c h n o l o g y 集成电路测试原理及方法简介院系：电气工程及自动化学院姓名： XXXXXX 学号： XXXXXXXXX 指导教师： XXXXXX 设计时间： XXXXXXXXXX

摘要随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。关键词：集成电路；研究现状；测试原理；测试方法

目录一、引言 (4) 二、集成电路测试重要性 (4) 三、集成电路测试分类 (5) 四、集成电路测试原理和方法 (6) 4.1.数字器件的逻辑功能测试 (6) 4.1.1测试周期及输入数据 (8) 4.1.2输出数据 (10) 4.2 集成电路生产测试的流程 (12) 五、集成电路自动测试面临的挑战 (13) 参考文献 (14)

一、引言随着经济的发展，人们生活质量的提高，生活中遍布着各类电子消费产品。电脑﹑手机和mp3播放器等电子产品和人们的生活息息相关，这些都为集成电路产业的发展带来了巨大的市场空间。2007年世界半导体营业额高达2.740亿美元，2008世界半导体产业营业额增至2.850亿美元，专家预测今后的几年随着消费的增长，对集成电路的需求必然强劲。因此，世界集成电路产业正在处于高速发展的阶段。集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。二、集成电路测试重要性随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。

CMOS集成电路闩锁效应形成机理和对抗措施

————————————————————————————————作者：————————————————————————————————日期：

目录摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (3) 反相器电路原理 (3) 反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 闩锁效应简介 (4) 闩锁效应机理研究 (4) 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 版图级抗栓所措施 (6) 工艺级抗闩锁措施 (7) 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10)

CMOS集成电路闩锁效应形成机理和对抗措施摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS

集成电路测试技术四

集成电路测试技术测试概论可测性设计技术

DFT）雷鑑铭RCVLSI&S 扫描前综合：主要在综合中介绍。在这一步中综合工具会

Multiplexed Flip-Flop 使用一个可选择的数据输入端来实现串行移位的能力。在功能模式时，扫描使能信号选择系统数据输入；在扫描模式时，扫描使能信号选择扫描数据输入。扫描输入的数据来自扫描输入端口或者扫描链中前一个单元的扫描输出端口。为测试使能端，控制数据的输入。时选通测试模式，测试数据从端输入；时为功能模式，这时系统数据从端输入。 Multiplexed Flip-Flop 扫描形式为工艺库普遍支持的一种模式。 Multiplexed Flip-Flop 结构扫描扫描形式使用一个特定的边沿触发测试时钟来提供串行移位的能力。在功能模式时，系统时钟翻转，系统数据在系统时钟控制下输入到单元中；扫描移位时，测试时钟翻转，扫描数据在测试时钟控制下进入到单元中。为系统时钟，翻转时系统数据从D 钟，翻转时扫描数据从端输入。 Clocked-Scan 雷鑑铭编译器支持三种变化的扫描形式：单边锁存，双边锁存和时钟控制单边锁存和双边锁存变化都要用到典型的LSSD 扫描单元，如上图所示。该单元含有一对主从锁存器。主锁存器有两个输入端，能够锁存功能数据或者扫描数据。在功能模式下，系统主时钟控制系统数据的输入；在扫描模式下，测试主时钟控制从数据输入端到主锁存器的数据传输。从时钟控制数据从主锁存器到从锁存器的传输。典型的LSSD 、扫描测试的步骤 1 各步骤的功能如下：扫描输入阶段：在这一阶段中，数据串行加入到扫描输入端；当时钟沿到来时，该扫描数据被移入到扫描链。同时，并行输出被屏蔽。并行测试：这一周期的初始阶段并行输入测试数据，此周期的末段检测并行输出数据。在此周期中时钟信号保持无效，CUT 并行捕获：这一阶段时钟有一次脉冲，在该脉冲阶段从扫描链中捕获关键并行输出数据。CUT 态。捕获到的数据用于扫描输出。第一次扫描输出：此阶段无时钟信号，出端对扫描链输出值采样，检测第一位扫描输出数据。扫描输出阶段：扫描寄存器捕获到的数据串行移出，在每一周期在扫描输出端检测扫描链输出值。扫描测试是基于阶段的测试过程，典型的测试时序分SI 交叠，待测芯片的测试状态控制信号于有效状态。第一次扫描输出阶段时钟信号保持无效，出端之后每一扫描移位阶段都有一时钟信号，测试机也会采样一次SO 的状态；在最后一个扫描移位阶段用于产生并行输出的有效数

集成电路测试员职业简介

集成电路测试员职业简介职业名称：集成电路测试员职业定义：从事集成电路晶圆测试、成品测试、可靠性试验和失效分析等工作的人员。从事的主要工作内容：（1）运用自动测试探针台等设备完成晶圆测试操作; （2）操作自动测试、自动分选设备进行成品测试操作; （3）进行可靠性试验；（4）编写测试报告，分析测试结果；（5）与芯片设计、芯片制造、芯片封装等部门进行技术沟通。职业概况：随着科技进步和技术创新，集成电路产业已成为现代制造业的重要组成部分，推动着国民经济的发展。在我国，早期的测试只是作为IC生产中的一个工序存在，测试产业的概念尚未形成。随着人们对集成电路品质的重视，集成电路测试业目前正成为集成电路产业中一个不可或缺的独立行业。测试业是集成电路产业的重要一环。设计、制造、封装、测试四业并举，是国际集成电路产业发展的主流趋势。测试业所占的细分市场在不断扩大，从业人数不断增加。2004年，中国以集成电路产业为主导的电子信息产业的销售收入达到2.65万亿元，比2003年增长40%。集成电路市场规模已经达到2908亿元，同比增长40.2%，高于全球增幅12个百分点。随着集成电路产业的飞速发展，现有测试专业人员的数量已远远不能满足市场需求。2005年仅上海就急需

1.5万名芯片制造、封装和测试人员。 “集成电路测试”属于发展中的技术复合型和经验积累型职业，具有高科技的特征。集成电路测试人员需要运用各种测试设备，完成中、大规模数字电路的测试、模拟电路的测试、数模混合电路的测试。培养高素质的集成电路测试业人才，成为我国集成电路产业发展的重要支撑。目前，全球集成电路产业向中国转移，特别是进入系统级芯片（SOC）时代以后，独立的测试业将面临巨大机遇和挑战。只有不断提高测试业的水平和技术，不断提升集成电路测试人员的综合素质，才能迎接全球集成电路产业转移。

CMOS闩锁效应

提纲 1、闩锁效应闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路 2、闩锁效应机理 2.1 器件级别上图 1 CMOS 结构图如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2,使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1,形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。 2.2 集总元件上图1 中的寄生晶体管连接关系可以用集总元件来表示，如图2 所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。该结构具有如图3 所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。即双端PNPN吉在正向偏置条件下，器件开始处于正向阻断状

态，当电压达到转折电压V BF时，器件会经过负阻区由阻断状态进入导通状态. 这种状态的转换，可以由电压触发（l g=O），也可以由门极电流触发（l g工0）。门极触发大大降低了正向转折电压。从上图可以推导出如下的关系其中，和5 分别是PNP和NPN共基极增益, 对上式进行调整，得到如下关系： co是集电极饱和电流其中在低阻抗时，l co/l t可以忽略，另，在一般情况下, a丄十口|| = i十0丄&丄+；af|| 或者內0产1 + 0血（內+ 1）+ < |5|W1+ 1）I t 0,可以发现 (3 a) (3b) 其中图2 PNPN双端器件

电路系统中的闩锁效应及其预防设计

电路系统中的闩锁效应及其预防设计摘要：针对CMOS 集成电路的闩锁效应，围绕实际应用的电路系统中易发生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的概率，从而提高电路系统的可靠性。关键词：闩锁效应：上电时序；光耦；热插拔 O 引言毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor) 技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。而且，CMOS 所特有的闩锁效应(latch- up)较早就引起了关注，在1997 年，EIA／JEDEC 协会就制定了一个半静态的闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的失效判定标准。目前，公认的几个引起IC 闩锁效应的内在原因有：(1)外界信号或者噪声干扰，一般为I／O 口处的信号翻转易使寄生NPN 与PNP 获得正偏状态；(2)寄生三极管的电流放大系数偏大，满足βn 乘以 βp≥1；(3)衬底和阱内分布电阻分布不合理；(4)电源能提供的电流大于等于寄生晶闸管的维持电流。因此，在制造CMOS 集成电路时，可采用如外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应。具体应用集成电路时，应避免如下情况：(1)器件I／O 管脚电压超过器件供电电压或低于地电压；(2)信号在I／O 管脚上电压或电流变化太快；(3)器件电源管脚上出现浪涌或跌落。为克服具体应用时出现的闩锁效应，宋慧滨等在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一个数量级；程晓洁等设计了稳压器的foldback 过流保护电路，不仅较好地保护稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源

《CMOS集成电路闩锁效应》第一章引言

《CMOS集成电路闩锁效应》第一章：引言内容简述：主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从最初的BJT 工艺制造技术发展到CMOS工艺制造技术，同时器件也从最初的BJT发展的MOSFET。由于体CMOS集成电路中所固有的寄生NPN和寄生PNP会组成的电路，它在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片，通常把该现象称为闩锁效应。闩锁效应存在于体CMOS集成电路中，它一直是CMOS集成电路可靠性的一个潜在的严重问题，随着CMOS工艺技术的不断发展，工艺技术日趋先进，器件的特征尺寸越来越小，并且器件间的间距也越来越小，集成电路的器件密度越来越大，集成电路的闩锁效应变得越来越严重，特别是在IO电路中。本章侧重介绍闩锁效应出现的背景和概况。第一章：引言-------------------------------------------------------------------------------------------- 1.1 闩锁效应概述-------------------------------------------------------------------------------------- 1.1.1闩锁效应出现的背景---------------------------------------------------------------------- 1.1.2闩锁效应简述-------------------------------------------------------------------------------- 1.2 闩锁效应概况-------------------------------------------------------------------------------------- 1.3 小结---------------------------------------------------------------------------------------------------- 1.1闩锁效应概述 1.1.1 闩锁效应出现的背景[1] 最早出现的集成电路工艺技术是双极型工艺技术，它也是最早应用于实际生产的集成电路工艺技术。随着微电子工艺技术的不断发展，工艺技术日趋先进，其后又相继出现了PMOS、NMOS、CMOS、BiCMOS和BCD等工艺技术。 1947年，贝尔实验室的Bardeen、Shockley和Brattain发明了第一只点接触晶体管。1949年，贝尔实验室的Shcokley提出pn结和双极型晶体管理论。1951年，贝尔实验室制造出第一只锗双极型晶体管。1956年，德州仪器制造出第一只硅双极型晶体管。1958年，基尔比和诺伊斯两人各自独立发明了集成电路。1961年，美国空军先后在计算机及民兵导弹中使用双极型集成电路。1970年，硅平面工艺技术成熟，双极型集成电路开始大批量生产。由于双极型工艺技术制造流程简单、制造成本低和成品率高，另外在电路性能方面它具有高速度、高跨导、低噪声、高模拟精度和强电流驱动能力等方面的优势，它一直受到设计人员的青睐，在高速电路、模拟电路和功率电路中占主导地位，但是它的缺点是集成度低和功耗大，其纵向(结深)尺寸无法跟随横向尺寸成比例缩小，所以在VLSI(超大规模集成电路)中受到很大限制，在20世纪70年代之前集成电路基本是双极型工艺集成电路。20世纪70年代，NMOS和CMOS工艺集成电路开始在逻辑运算领域逐步取代双极型工艺集成电路的统治地位，但是在模拟器件和大功率器件等领域双极型工艺

闩锁效应

闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）

理解了npn，那么pnp就好办，如图2。图2清楚的表示了latch up的回路。左边是npn，右边是pnp，图3是电路示意图。大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。那么电流怎么走呢？

集成电路测试原理及方法

集成电路测试原理及方法简介院系：电气工程及自动化学院姓名：学号：指导教师：设计时间：

目录一、引言.................................................................................................... 错误！未指定书签。二、集成电路测试重要性........................................................................ 错误！未指定书签。三、集成电路测试分类............................................................................ 错误！未指定书签。四、集成电路测试原理和方法................................................................ 错误！未指定书签。 4.1.数字器件的逻辑功能测试 ..................................................................... 错误！未指定书签。 4.1.1测试周期及输入数据............................................................................ 错误！未指定书签。 4.1.2输出数据................................................................................................ 错误！未指定书签。 4.2 集成电路生产测试的流程 ..................................................................... 错误！未指定书签。五、集成电路自动测试面临的挑战........................................................ 错误！未指定书签。参考文献.................................................................................................... 错误！未指定书签。

集成电路的测试方法

一）常用的检测方法集成电路常用的检测方法有在线测量法、非在线测量法和代换法。 1、非在线测量：非在线测量潮在集成电路未焊入电路时，通过测量其各引脚之间的直流电阻值与已知正常同型号集成电路各引脚之间的直流电阻值进行对比，以确定其是否正常。 2、在线测量：在线测量法是利用电压测量法、电阻测量法及电流测量法等，通过在电路上测量集成电路的各引脚电压值、电阻值和电流值是否正常，来判断该集成电路是否损坏。 3、代换法：代换法是用已知完好的同型号、同规格集成电路来代换被测集成电路，可以判断出该集成电路是否损坏。（二）常用集成电路的检测 1、微处理器集成电路的检测：微处理器集成电路的关键测试引脚是VDD电源端、RESET 复位端、XIN晶振信号输入端、XOUT晶振信号输出端及其他各线输入、输出端。在路测量这些关键脚对地的电阻值和电压值，看是否与正常值（可从产品电路图或有关维修资料中查出）相同。不同型号微处理器的RESET复位电压也不相同，有的是低电平复位，即在开机瞬间为低电平，复位后维持高电平;有的是高电平复位，即在开关瞬间为高电平，复位后维持低电平。 2、开关电源集成电路的检测：开关电源集成电路的关键脚电压是电源端（VCC）、激励脉冲输出端、电压检测输入端、电流检测输入端。测量各引脚对地的电压值和电阻值，若与正常值相差较大，在其外围元器件正常的情况下，可以确定是该集成电路已损坏。内置大功率开关管的厚膜集成电路，还可通过测量开关管C、B、E极之间的正、反向电阻值，来判断开关管是否正常。 3．音频功放集成电路的检测：检查音频功放集成电路时，应先检测其电源端（正电源端和负电源端）、音频输入端、音频输出端及反馈端对地的电压值和电阻值。若测得各引脚的数据值与正常值相差较大，其外围元件与正常，则是该集成电路内部损坏。对引起无声故障的音频功放集成电路，测量其电源电压正常时，可用信号干扰法来检查。测量时，万用表应置于R×1档，将红表笔接地，用黑表笔点触音频输入端，正常时扬声器中应有较强的“喀喀”声。 4、运算放大器集成电路的检测：用万用表直流电压档，测量运算放大器输出端与负电源端之间的电压值（在静态时电压值较高）。用手持金属镊子依次点触运算放大器的两个输入端（加入干扰信号），若万用表表针有较大幅度的摆动，则说明该运算放大器完好;若万用表表针不动，则说明运算放大器已损坏。 5、时基集成电路的检测：时基集成电路内含数字电路和模拟电路，用万用表很难直接测出其好坏。可以用如图9-13所示的测试电路来检测时基集成电路的好坏。测试电路由阻容元件、发光二极管LED、6V直流电源、电源开关S和8脚IC插座组成。将时基集成电路（例如NE555）插信IC插座后，按下电源开关S，若被测时基集成电路正常，则发光二极管LED将闪烁发光;若LED不亮或一直亮，则说明被测时基集成电路性能不良。

EIAJESD78A-2006闩锁测试方法-20090513

CMOS集成电路闩锁效应形成机理和对抗措施

集成电路测试

集成电路试题库

最新CMOS集成电路闩锁效应形成机理和对抗措施

《半导体集成电路》考试题目及参考答案(DOC)

集成电路测试原理及方法

CMOS集成电路闩锁效应形成机理和对抗措施

集成电路测试技术四

集成电路测试员职业简介

CMOS闩锁效应

电路系统中的闩锁效应及其预防设计

《CMOS集成电路闩锁效应》第一章 引言

闩锁效应

集成电路测试原理及方法

集成电路的测试方法

《CMOS集成电路闩锁效应》第一章引言