定点原码两位乘器设计

沈阳航空工业学院

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：定点原码两位乘器设计

院（系）：计算机学院

专业：计算机科学与技术

班级：4401102

学号：200403011049

姓名：郭振明

指导教师：刘泽显

完成日期：2006年12月31日

沈阳航空工业学院课程设计报告

目录

第1章总体设计方案 (1)

1.1设计原理 (1)

第2章详细设计方案 (5)

2.1顶层方案图的设计与实现 (5)

2.1.1创建顶层图形设计文件 (5)

2.1.2器件的选择与引脚锁定 (5)

2.1.3编译、综合、适配 ........................................................ 错误！未定义书签。

2.2功能模块的设计与实现 (6)

2.2.1欠位C和选择器模块的设计与实现 (7)

2.2.2两位移电路的设计与实现 (9)

2.3仿真调试 ............................................................................ 错误！未定义书签。第3章编程下载与硬件测试 (12)

3.1编程下载 (12)

3.2硬件测试及结果分析 (12)

参考文献 (14)

附录（程序清单或电路原理图） .......................................... 错误！未定义书签。

第1章总体设计方案1.1 设计原理

原码两位乘法流程图

原码两位乘与原码一位乘一样，符号位的运算和数值部分是分开进行的，但原码两位乘是用两位乘数的状态来决定新的部分积如何形成，因此可提高运算速度。

两位乘数共有4种状态，对应这4种状态可得下表。

乘数y

n-1y

n

新的部分积

00 等于原部分积右移两位

01 等于原部分积加被乘数后右移两位

10 等于原部分积加2倍被乘数后右移两位

11 等于原部分积加3倍被乘数后右移两位

表中2倍被乘数可通过将被乘数左移一位实现，而3倍被乘数的获得可以分两步来完成，利用3=4-1，第一步先完成减1倍被乘数的操作，第二步完成加4倍被乘数的操作。而加4倍被乘数的操作实际上是由比“11”高的两位乘数代替

完成的，可以看作是在高两位乘数上加“1”。这个“1”可暂时存在C

j

触发器中。

机器完成置“1” C

j

即意味着对高两位乘数加1，也即要求高两位乘数代替本两位乘数“11”来完成加4倍被乘数的操作。所以用四个寄存器分别实现，由此可得原码两位乘的运算规则如下表所示。

乘数判断位

y n-1y

n

标志位

C

j

操作内容

00 0 z→2,y*→2,C

j

保持“0”

01 0 z+x*→2, y*→2,C

j

保持“0”

10 0 z+2x*→2, y*→2,C

j

保持“0”

11 0 z-x*→2, y*→2,置“1”C

j

00 1 z+x*→2, y*→2,置“0”C

j

01 1 z+2x*→2, y*→2,置“0”C

j

10 1 z-x*→2, y*→2, C

j

保持“1”

11 1 z→2,y*→2,C

j

保持“1”

表中z 表示原有部分积，x*表示被乘数的绝对值，y*表示乘数的绝对值，→2表示右移两位，当作-x*运算时，一般采用加[-x*]补来实现。这样，参与原码两位乘运算的操作数是绝对值的补码，因此运算中右移两位的操作也必须按补码右移规则完成。尤其应注意的是，乘法过程中可能要加2倍被乘数，即+[2x*]补，使部分积的绝对值大于2。为此，只有对部分积取三位符号位，且以最高符号位作为真正的符号位，才能保证运算过程正确无误。

此外，为了统一用两位乘数和一位C j 共同配合管理全部操作，与原码一位乘不同的是，需在乘数（当乘数位数为偶数时）的最高位前增加两个0。这样，当乘数最高两个有效位出现“11”时， C j 需置“1”，再与所添补的两个0结合呈001状态，以完成加x*的操作（此步不必移位）。

例：设x=0.111111，y=-0.111001，用原码两位乘求[x? y]原。

解：①数值部分的运算如下表所示，其中x*=0.111111, [-x*]补=1.000001,2x*=1.111110, y*=0.111001。

部分积

乘数y* C j

说 明

000.000000 000.111111 00111001 0 开始，部分积为0, C j =0 根据y n-1y n C j =010加x*，保持C j =0 000.111111 000.001111 001.111110

11001110 0 →2,得新的部分积，乘数同时→2位 根据y n-1y n C j =100加2x*，保持C j =0 010.001101 000.100011 111.000001

11 01110011 0 →2,得新的部分积，乘数同时→2位 根据y n-1y n C j =110减x*，C j 置“1” 111.100100 111.111001 000.111111

0111 00011100 1 →2,得新的部分积，乘数同时→2位 根据y n-1y n C j =001加x*，C j 置“0” 000.111000 000111 形成最终结果

②乘积的符号为

=1.111000000111。

故[x? y]

原

当乘数为偶数时，需作n/2次移位，最多作n/2+1次加法。当乘数为奇数时，乘数高位前可只增加一个“0”，此时需作n/2+1次加法，n/2+1次移位（最后一步移一位）。

第2章详细设计方案

2.1 顶层方案图的设计与实现

顶层方案图实现原码两位乘法器的逻辑功能，采用图形输入方式完成，电路实现基于XCV200可编程逻辑芯片。把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建顶层图形设计文件

由上面原理设计得：顶层图形文件主要由一个乘数Y寄存器和一个被乘数X 寄存器并封装了四个寄存器其中有0，X，2X，-X四个寄存器。封装的四个寄存器通过一个选择器选出是0，X，2X，-X和部分积相加。输出接到一个加法器的一端和部分积寄存器相加输出接到一个两位右移器件上将移后的值送到部分积中，并将移出的底两位送到Y的高两上。乘数Y内部还封装拉一个移位电路并自身进行向右移位运算，这就是顶层的基本设计图原理。

图2.1 原码两位乘法器顶层图形文件结构

2.1.2器件的选择与引脚锁定

（1）引脚锁定

把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上

去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。

表2.1 信号和芯片引脚对应关系

2.2 功能模块的设计与实现

原码两位乘法器的欠位位C是有乘数Y的最底两位实现：

乘数判断位y

n-1y

n

标志位C

j

操作内容

00 0 z→2,y*→2,C

j

保持“0”

01 0 z+x*→2, y*→2,C

j

保持“0”

10 0 z+2x*→2, y*→2,C

j

保持“0”

11 0 z-x*→2, y*→2,置“1”C

j

00 1 z+x*→2, y*→2,置“0”C

j

01 1 z+2x*→2, y*→2,置“0”C

j

10 1 z-x*→2, y*→2, C

j

保持“1”

11 1 z→2,y*→2,C

j

保持“1”

因此实际操作C要用Y i-1 Y i C三位的组合值来控制乘法运算操作,运算规数最底两

个有效位出现“11”时， C

j 需置“1”，C和Y i-1出现“11”时C

j

需置“1”和上

面或的C，C可以看作是在底两位乘数上加“1”。这个“1”可暂时存在C

j

触发

器中。开始时机器完预先置“0” C

j

即意味着对高两位乘数加1，也意味着加零。

选择器：

乘数判断位y n-1y n 标志位C j

操 作 内 容 00 0 等于原部分积右移两位

01 0 等于原部分积加被乘数后右移两位 0 0 等于原部分积加2倍被乘数后右移两位 11 0 等于原部分积加[-被乘数]补码右移两位 00 1 等于原部分积加被乘数后右移两位 01 1 等于原部分积加2倍被乘数后右移两位 10 1 等于原部分积加[-被乘数]补码后右移两位 11

1

等于原部分积右移两位

因此根据上图有选择器有四种状态画卡诺图得 q0=P0&&(!P1)||(!P0)&&P1;

q1=(!P0)&&P2||(!P1)&&P2||P1&&(!P2)&&P0; Ci+1=Yi-1C+YiYi-1;

2.2.1欠位C 和选择器模块的设计与实现

选择器，用Verilog HDL 程序表示，其设计过程如下。 （1）创建Verilog HDL 源文件

module xuan ( p0, p1, p2, q0, q1) ; put p0 ; input p1 ; input p2 ; output q0 ;

output q1 ;

reg q1 ;

// add your code here

wire p0,p1,p2;

wire q0,q1;

assign q0=p0&&(!p1)||(!p0)&&p1;

assign q1=(!p0)&&p2||(!p1)&&p2||p1&&(!p2)&&p0;

endmodule

欠位C和选择器D的实现图：

（2）创建元件图形符号

上图是选择器

（3）功能仿真

。

2.2.2 两位移电路的设计与实现

原码两位乘法器的需要移位电路进行移位，它的实现形成Verilog HDL程序表示，其设计过程如下。

（1）创建Verilog HDL源文件

module BFI (D, CLK, CLR, CE, LOAD, Q, Y1, Y0) ;

input [7:0] D ;

input CLK ;

input CLR ;

input CE ;

input LOAD ;

output [7:0] Q ;

reg [7:0] Q ;

output Y1 ;

reg Y1 ;

output Y0 ;

reg Y0 ;

// add your code here

always@(posedge CLK or negedge CLR) begin

if(!CLR) Q<=0;

else if(LOAD) Q<=D;

else

begin

Y1<=D[1];

Y0<=D[0];

Q<= Q>>2;

end

end

endmodule

（2）创建元件图形符号

（3）功能仿真

（2）创建元件图形符号

为了能在图形编辑器（原理图设计输入方式）中调用此两输入，需要为ORM2创建一个元件图形符号，可用Xilinx foundation f3.1编译器的实现模块。

第3章编程下载与硬件测试

3.1 编程下载

利用Xilinx ISE的编程下载功能，将得到的*.bin文件下载到XCV200实验板的XCV200可编程逻辑芯片中。

3.2 硬件测试及结果分析

利用XCV200实验板进行硬件功能测试。一位全加器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。

表3.1 XCV200实验板信号对应关系

利用表2.2中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K1、K2、K3输入数据，同时观察LED1和LED2的输出，得到如表3.2所示的硬件测试结果。

表3.2 硬件测试结果

对表3.2与表1.1的内容进行对比，可以看出硬件测试结果是正确的，说明电路设计完全正确。如图：

沈阳航空工业学院课程设计报告参考文献

参考文献

[1] 曹昕燕.EDA技术实验与课程设计［M］.北京：清华大学出版社，2006

[2] 范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：北京邮电大学

出版社，2006

[3] 王爱英.计算机组成与结构(第4版)[M].北京：清华大学出版社，2006 ［4］侯伯亨,顾新.VHDL硬件描述语言与数字逻辑电路设计[M].西安:西安电子科技大学出版社,1998.5-9.

[5]廖裕评,陆瑞强.CPLD数字电路设计--使用MAX+PLUSⅡ[M].北京:清华大学出版社,2001.217-221.

[6］俸远祯等.计算机组成原理[M].北京:电子工业出版社,19

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