EDA技术与Verilog HDL 实验报告

EDA技术与Verilog HDL

实验报告

学生姓名：樊奇峰

学生学号：20102533

所在班级：10级电科（2）班

实验老师：陈亮亮

实验地点地点：理工楼

实验一 EDA实验箱使用

一．实验目的

1．GW48教学实验系统原理与使用介绍

2．熟悉QuartusII两种输入方式下编译、仿真简单的组合电路。

二．实验内容

首先了解GW48系统使用注意事项以及GW48系统主板结构与使用方法，接着对各实验电路结构图特点与适用范围简述。最后在QuartusII界面下，用文本输入和图形输入分别验证七选一多路选择器的功能。

三．程序清单

文本输入如下所示：

module mux71(a,b,c,d,e,f,g,s,y);

input a,b,c,d,e,f,g;

output y;

input [2:0] s;

reg y ;

always @(a,b,c,d,e,f,g,s)

case (s)

0: y<=a;

1: y<=b;

2: y<=c;

3: y<=d;

4: y<=e;

5: y<=f;

6: y<=g;

default: y<=a;

endcase

endmodule

图形输入如下所示：

四、实验步骤

1、新建一个名称为MUX71a的工程，并在该文件夹中新建一个MUX71a.v的文件。

2、编译代码，编译成功后进行第三步，若不成功则查改代码中的错误。

3、在工程文件夹中新建一个MUX71a.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。

4、验证输出端口波形是否达到七选一多路选择器的功能。

五、实验数据

仿真波形如下图所示。

六、实验小结

通过对EDA实验箱使用，了解了GW48教学实验系统原理与使用介绍；熟悉QuartusII两种输入方式下编译、仿真简单的组合电路。

实验二用原理图和VerilogHDL语言设计一位全加器

一．实验目的

熟悉在QuartusII下用原理图和VerilogHDL语言设计一位全加器。二．实验内容

在QuartusII下用原理图和VerilogHDL语言设计一位全加器，并编译、仿真验证其功能。

三．程序清单

全加器顶层文件设计：

半加器描述：

四．实验步骤

1、新建一个名称为f_adder的工程，并在该文件夹中新建一个f_adder.bdf的文件。

2、新建一个名称为h_adder.v的文件。

3、编译工程，编译成功后进行下一步，若不成功则查改错误。

4、在工程文件夹中新建一个f_adder.vwf的波形文件，导入工程端口，设置输入

波形，仿真得出输出端口波形。

5、验证输出端口波形是否实现一位全加器的功能。

五、实验数据

I、全加器仿真波形如下图所示：

II、半加器仿真波形如下图所示：

六、实验小结

通过此次实验熟悉在QuartusII下用原理图和VerilogHDL语言设计一位全加器。

实验三含异步清0和同步时钟使能的4位加法计数器一．实验目的

熟悉在QuartusII下设计含异步清0和同步时钟使能的4位加法计数器。

二．实验内容

在QuartusII下设计含异步清0和同步时钟使能的4位加法计数器，并编译、仿真验证其功能。

三．程序清单

计数器顶层文件设计：

10进制计数器文本输入：

module CNT10(clk,rst,en,load,cout,dout,data);

input clk,en,rst,load;

input [3:0] data;

output[3:0] dout;

output cout;

reg [3:0] q1;

reg cout;

assign dout = q1;

always @(posedge clk or negedge rst)

begin

if (!rst) q1<=0;

else if(en)

begin

if (!load) q1<=data;

else if(q1<9) q1<=q1+1;

else q1<=4'b0000;

end

always @(q1)

if (q1==4'h9) cout= 1'b1;

else cout= 1'b0;

endmodule

60位计数器文本输入：

module CNT60(CLK,EN,RST,LOAD,COUT1,COUT2,DOUT1,DOUT2,DATA);

input CLK,EN,RST,LOAD;

input [3:0] DATA;

output[3:0] DOUT1;

output[2:0] DOUT2;

output COUT1;

output COUT2;

reg [3:0] Q1;

reg [2:0] Q2;

reg COUT1;

reg COUT2;

assign DOUT1 = Q1;

assign DOUT2 = Q2;

always @(negedge CLK or negedge RST)

begin

if(!RST) Q1<=0;

else if (EN) begin

if (!LOAD) Q1<=DATA;

else if (Q1<9) Q1<=Q1+1;

else Q1<=4'b0000;

end

always @(Q1)

if (Q1==4'h9) COUT1=1'b1;

else

COUT1=1'b0;

always @(negedge COUT1 or negedge RST)

begin

if(!RST) Q2<=0;

else if (EN) begin

if (!LOAD) Q2<=DATA;

else if (Q2<5) Q2<=Q2+1;

else Q2<=4'b0000;

end

always @(Q2)

if ((Q1==4'h9)&&(Q2==3'h5)) COUT2=1'b1;

else

COUT2=1'b0;

endmodule

60位计数器图形输入:

四．实验步骤

1、新建一个名称为CNT10的工程，并在该文件夹中新建一个CNT10.v的文件。

2、编译工程，编译成功后进行下一步，若不成功则查改错误。

3、在工程文件夹中新建一个CNT10.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。

4、验证输出端口波形是否实现异步清0和同步时钟使能的4位加法计数器的功能。

五、实验数据

10位计数器文本输入仿真波形:

60位计数器文本输入仿真波形:

60位计数器图形输入仿真波形:

六、实验小结

通过此次实验熟悉在QuartusII下设计含异步清0和同步时钟使能的4位加法计数器

实验四8位十进制频率计设计

一．实验目的

熟悉在QuartusII下设计2位和8位十进制频率计。

二．实验内容

在QuartusII下设计2位和8位十进制频率计，并编译、仿真验证其功能。三．程序清单

频率计顶层文件设计：

（1）2位十进制频率计

Conter8.bdf图形输入：

tf_ctro.bdf图形输入：

ft_top.bdf图形输入:

conter100.v文本输入:

module conter100(CLK,CLR,EN,cout,ge,shi); input CLK,EN,CLR;

output [3:0]ge;

output [3:0]shi ;

output cout;

reg cout;

reg [3:0]ge;

reg [3:0]shi;

always @(posedge CLK )

if (!CLR)

begin

ge<=0;

shi<=0;

cout<=0;

end

else if((ge==9)&&(shi==9))

begin

ge<=0;

shi<=0;

cout<=1;

end

else if (ge==9)

begin

ge<=0;

shi<=shi+1;

cout<=0;

end

else

begin

ge<=ge+1;

shi<=shi;

cout<=0;

end

endmodule

tf_ctro.v文本输入：

module tf_ctro (clk,en,clr,lock);

input clk;

output en,clr,lock;

reg en,clr,lock;

integer d=0;

always @(posedge clk)

begin

d<=d+1;

if (d==1)

begin

en<=0;

lock<=0;

clr<=0; end

else if(d==2)

begin

lock<=1;

en<=0;

clr<=0;

end

else if (d==3)

begin

lock<=0;

clr<=0;

en<=0;

end

else if (d==6)

begin

lock<=0;

clr<=1;

en<=0;

end

else if (d==7)

begin

lock<=0;

clr<=0;

en<=0;

end

else if(d==8)

begin

lock<=0;

clr<=0;

en<=1;

end

else if(d==16)

begin

d<=0;

en<=0;

lock<=0;

clr<=0;

end

endmodule

74374锁存器文本输入:

module octal(clk,en,d_in,q_in );

input clk,en;

input [3:0] d_in;

output [3:0] q_in;

reg [3:0] Q;

assign q_in=Q;

always @(posedge clk)

if(!en)

begin

Q<=d_in;

end

endmodule

（2）8位十进制频率计

ft_top.bdf图形输入:

四．实验步骤

1、新建一个名称为CTR10的工程，并在该文件夹中新建一个CTR10.bdf的文件，在工程文件夹中新建一个counter8.bdf的文件。

2、编译工程，编译成功后进行下一步，若不成功则查改错误。

3、在工程文件夹中新建一个CTR10.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。

4、验证输出端口波形是否实现8位十进制频率计的功能。

五、实验数据

仿真波形如下图所示：

（1）2位十进制频率计

Conter8.bdf图形输入仿真波形：

Conter100.v文本输入仿真波形：

Tf_ctro.bdf图形输入仿真波形输入：

ft_top.bdf图形输入仿真波形：

（2）8位十进制频率计

ft_top.bdf图形输入仿真波形

六、实验小结

通过本次实验熟悉在QuartusII下设计2位和8位十进制频率计，并编译、仿真验证其功能。

实验五用状态机实现对ADC0809采样控制

一．实验目的

熟悉在QuartusII下用状态机实现对ADC0809采样控制。

二．实验内容

在QuartusII下用状态机实现对ADC0809采样控制，并编译、仿真验证其功能。

三．实验原理

四、实验程序清单

module ADC0809(D,CLK,EOC,RST,ALE,START,OE,ADDA,Q,LOCK_T);

input [7:0]D;

input CLK,RST;

input EOC;

output ALE;

output START,OE;

output ADDA,LOCK_T;

output [7:0]Q;

reg ALE,START,OE;

parameter s0=0, s1=1, s2=2, s3=3, s4=4;

reg [4:0] cs,next_state;

reg [7:0] REGL;

reg LOCK;

always @(cs or EOC) begin

case(cs)

s0:next_state<=s1;

s1:next_state<=s2;

s2:if (EOC==1'b1) next_state<=s3;

else next_state<=s2;

s3:next_state<=s4;

s4:next_state<=s0;

default:next_state<=s0;

endcase end

always @(cs ) begin

case(cs)

s0:begin ALE=0;START=0;OE=0;LOCK=0;end

s1:begin ALE=1;START=1;OE=0;LOCK=0;end

s2:begin ALE=0;START=0;OE=0;LOCK=0;end

s3:begin ALE=0;START=0;OE=1;LOCK=0;end

s4:begin ALE=0;START=0;OE=1;LOCK=1;end

default:begin ALE=0;START=0;OE=0;LOCK=0;end

endcase end

always @(posedge CLK or posedge RST) begin

if (RST) cs<= s0;

else cs<=next_state; end

always @(posedge LOCK)

if (LOCK) REGL<=D;

assign ADDA=0; assign Q=REGL;

assign LOCK_T=LOCK;

endmodule

五．实验步骤

1．新建一个名称为ADC0809的工程，并在该文件夹中新建一个ADC0809.v的文件。

2．编译工程，编译成功后进行下一步，若不成功则查改错误。

3．在工程文件夹中新建一个ADC0809.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。

4.验证输出端口波形是否实现用状态机实现对ADC0809采样控制

仿真波形如下图所示：

状态转换图：

六、实验小结

通过此次实验熟悉在QuartusII下用状态机实现对ADC0809采样控制，并编译、仿真验证其功能。

数电实验报告2.1—基于Verilog HDL显示译码器设计

<基于Verilog HDL显示译码器设计>实验报告学生姓名：班级学号：指导老师：

<实验报告内容> 一、实验名称：基于Verilog HDL 显示译码器设计二、实验学时：4学时三、实验目的：进一步掌握QuartusII 软件逻辑电路设计环境及Verilog HDL 的基本语法，熟悉设计流程及思路。掌握显示译码器的工作原理及应用。（提示：本实验将涉及到verilog 的条件语句（如if …else, case ….end case, for ….等）、赋值语句（如assign 等）和二进制变量位宽的定义等内容，请大家实验前做好本部分预习和自学，可参考本课本第九章内容，也可自行查找有关Verilog 设计基础的相关内容，推荐参考书：北京航空航天出版社，夏宇闻编著）。通过对所设计逻辑电路功能仿真，分析所设计电路逻辑功能是否正确，掌握逻辑功能仿真的方法。四、实验内容：基于verilog 的显示译码器逻辑设计及功能仿真五、实验原理：（1）半导体发光二极管（LED ）数码显示器：半导体发光二极管数码显示器由7（或8）个LED 排成“日”字形，称为七段（或八段），封装成数码管，如错误！未找到引用源。所示。LED 数码管内部有共阴极和共阳极两种接法。如错误！未找到引用源。。（2 ）常用显示译码器管脚功能（74LS148）：LCD —七段显示译码器：介绍常用的74LS148七段显示译码器，图 3为74LS48 74LS48 (a ) 图 1 图 2 CC f g a b c d e BI 7123456

图 3 （3）74LS48的逻辑功能：如表1：表1 其译码器输出（Ya～Yg）是高电平有效，适用于驱动共阴极LED数码管，显示的字形表中所示。因其译码器输出端的内部有上拉电阻（是2K的限流电阻），因此在与LED管连接时无需再外接限流电阻。具体功能介绍及内部设计图，请自行上网查阅74LS48的DATASHEET。六、实验步骤： 1.复习QuartusII软件逻辑电路设计环境及Verilog HDL的基本语法，熟悉设计流程及思路。 2.做好预习和自习，查找相关资料。 3.设计出文本输入并进行功能仿真。

Verilog HDL实验报告

HDL实验报告专业电子科学与技术姓名学号指导老师

1 实验一Modelsim仿真软件的使用 1.1 实验目的 (1)熟悉Modelsim 软件； (2)掌握Modelsim 软件的编译、仿真方法； (3)熟练运用Modelsim 软件进行HDL 程序设计开发。 1.2 实验步骤 (1)学习使用Modelsim软件； (2)分析原理及功能； (3)用Verilog HDL编写程序； (4)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 1.3 实验内容用Verilog HDL 程序实现一个异或门，Modelsim 仿真，观察效果。 1.4.1 程序 module my_xor(ina,inb,out); input ina,inb; output out; assign out=ina^inb; endmodule module t_xor; reg ina,inb; wire out; initial begin ina=1'b0; forever #20 ina=~ina; end initial begin inb=1'b0; forever #10 inb=~inb; end my_xor tt(.ina(ina),.inb(inb),.out(out)); endmodule

2 实验二简单组合电路设计 2.1 实验目的 (1)掌握基于Modelsim 的数字电路设计方法； (2)熟练掌握HDL 程序的不同实现方法 2.2 实验步骤 (1)分析原理及功能； (2)根据原理用Verilog HDL编写程序； (3)编写测试程序进行仿真； (4)观察波形，分析仿真结果是否正确。 2.3 实验内容设计一个三人表决器(高电平表示通过) ，实验内容如下： (1)三个人，一个主裁判，两个副裁判； (2)规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。使用Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真(要求：至少使用两种方法实现上述实验内容和testbench)。 2.4.1 程序方法1： module voter(v0,v1,v2,y); input v0,v1,v2; output y; assign y=v0|(v1&v2); endmodule 方法2： module voter(v0,v1,v2,y); input v0,v1,v2; output reg y; always @(v0,v1,v2) begin if(v0) y=1;

数字系统设计与verilog HDL课程设计

数字系统设计与verilog HDL课程设计设计题目：实用多功能数字钟专业：电子信息科学与技术班级：0313410 学号：031341025 姓名：杨存智指导老师：黄双林

摘要本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。关键字：多功能数字钟、Verilog、模块、调试、仿真、功能

目录 1．课程设计的目的及任务............................................................. 错误！未定义书签。 1.1 课程设计的目的 (3) 1.2 课程设计的任务与要求 (4) 2．课程设计思路及其原理 (4) 3．QuartusII软件的应用 (5) 3.1工程建立及存盘 (5) 3.2工程项目的编译 (5) 3.3时序仿真 (6) 4．分模块设计、调试、仿真与结果分析 (7) 4.1 clk50mto1时钟分频模块 (7) 4.2 adder加法器模块 (7) 4.3 hexcounter16 进制计数器模块 (7) 4.4 counter_time 计时模块 (8) 4.5 alarm闹铃模块 (8) 4.6 sound_ddd嘀嘀嘀闹铃声模块 (9) 4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (9) 4.8 alarm_time闹钟时间设定模块 (10) 4.9 bitsel将输出解码成时分秒选择模块 (10) 4.10 switch去抖模块 (11) 4.11 led译码显示模块 (11) 4.12 clock顶层模块 (12) 5．实验总结 (13) 5．1调试中遇到的问题及解决的方法 (13) 5.2实验中积累的经验 (14) 5.3心得体会 (14) 6．参考文献 (14) 1.1 课程设计的目的通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的

北航verilog实验报告(全)

目录实验一 (2) 实验二 (9) 实验三 (21) 实验四 (44)

实验一实验目的：熟悉硬件开发流程，掌握Modelsim设计与仿真环境，学会简单组合逻辑电路、简单时序逻辑电路设计，不要求掌握综合和综合后仿真。实验内容：必做实验：练习一、简单的组合逻辑设计练习二、简单分频时序逻辑电路的设计选做实验：选做一、练习一的练习题选做二、7段数码管译码电路练习一、简单的组合逻辑设计描述一个可综合的数据比较器，比较数据a 、b的大小，若相同，则给出结果1，否则给出结果0。实验代码：模块源代码： module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; endmodule 测试模块源代码： `timescale 1ns/1ns `include "./compare.v" module t; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1;

#100 a=1;b=0; #100 a=0;b=0; #100 $stop; end compare m(.equal(equal),.a(a),.b(b)); endmodule 实验波形练习二、简单分频时序逻辑电路的设计用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果。实验代码：模块源代码： module halfclk(reset,clkin,clkout); input clkin,reset; output clkout; reg clkout; always@(posedge clkin) begin if(!reset) clkout=0; else clkout=~clkout; end endmodule 测试模块源代码： `timescale 1ns/100ps `define clkcycle 50 module tt; reg clkin,reset; wire clkout;

中南大学EDA VerilogHDL试题附答案

一、填空题（10分,每小题1分） 1.用EDA技术进行电子系统设计的目标是最终完成的设计与实现。 2.可编程器件分为和。 3.随着EDA技术的不断完善与成熟，的设计方法更多的被应用于 Verilog HDL设计当中。 4.目前国际上较大的PLD器件制造公司有和公司。 5.完整的条件语句将产生电路，不完整的条件语句将产生电路。 6.阻塞性赋值符号为，非阻塞性赋值符号为。二、选择题(10分，每小题2分) 1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是。 A．FPGA全称为复杂可编程逻辑器件； B．FPGA是基于乘积项结构的可编程逻辑器件； C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。 2.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→综合 →_____→→适配→编程下载→硬件测试。正确的是。 ①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚 A．③①B．①⑤C．④⑤D．④② 3.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化。 ①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法 A．①③⑤B．②③④C．②⑤⑥D．①④⑥ 4.下列标识符中，__________是不合法的标识符。 A．9moon B．State0 C．Not_Ack_0 D．signall 5.下列语句中，不属于并行语句的是：_______ A．过程语句B．assign语句C．元件例化语句D．case语句三、EDA名词解释（10分）

verilog hdl 实验报告

Verilog HDL数字系统设计实验报告汇总任课教师实验者姓名学号实验指导教师

姓名学号时间地点实验题目阻塞赋值与非阻塞赋值的区别一．实验目的与要求 (1)通过实验，掌握阻塞赋值与非阻塞赋值的概念与区别; (2)了解非阻塞赋值和阻塞赋值的不同使用场合; (3)学习测试模块的编写,综合和不同层次的仿真。二．实验环境仿真软件： modlsim6.2SE 三．实验内容阻塞赋值与非阻塞赋值,在教材中已经了解了他们之间在语法上的区别以及综合后所得到的

电路结构上的区别。在always块中,阻塞赋值可以理解为赋值语句是并发执行的。时序逻辑设计中,通常都使用非阻塞赋值语句,而在实现组合逻辑的assign结构中,或者always快结构中都必须采用阻塞赋值语句。四．系统框图五．实验波形图六．实验体会 (1)一开始使用modelsimSE6.2时候不知道建立工作区的方法。后面请教了毕老师才知道如何来建立工作区。 (2)编译时候错误看不懂，细心找才发现‘ ` 两个符号有区别 (3)波形找不到，后来发现时没有放大。七．代码附录：源代码：

// ---------- 模块源代码：---------------------- // ------------- blocking.v --------------- module blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b = a; c = b; $display("Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule //------------- non_blocking.v ------------------- module non_blocking(clk,a,b,c); output [3:0] b,c; input [3:0] a; input clk; reg [3:0] b,c; always @(posedge clk) begin b <= a; c <= b; $display("Non_Blocking: a = %d, b = %d, c = %d ",a,b,c); end endmodule 测试模块： // ---------- 测试模块源代码：-------------------------- //------------- compareTop.v -----------------------------

通过Verilog实现交通灯设计实验报告

电子科技大学实验报告一、实验室名称：虚拟仪器实验室二、实验项目名称：交通灯设计实验三、实验学时：4学时四、实验原理

假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。北南西东图1. 六个彩色LED 可以表示一组交通信号灯图2. 交通灯状态南北东西红黄绿红黄绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0

图3. 交通灯的状态转移图顶层模块时钟分频模块状态机跳转模块图4. 交通灯的原理框图五、实验目的本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。六、实验内容在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。七、实验器材（设备、元器件）

实验六-数字频率计的Verilog-HDL语言实现

五邑大学实验报告实验课程名称 ) 数字频率计的Verilog HDL语言实现院系名称：信息工程学院专业名称：通信工程(物联网工程) 实验项目名称：EDA实验班级： 110711 学号：。报告人：冯剑波

实验六数字频率计的Verilog HDL 语言实现一、实验目的： 1、掌握较复杂数字电路或系统的纯Verilog HDL 实现方法； 2、体会纯Verilog HDL 语言输入设计与原理图输入设计的差别。二、实验原理：【数字频率计是用来测量输入信号的频率并显示测量结果的系统。一般基准时钟的高电平的持续时间为s T 10 ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。三、设计任务与要求： 1、设计一个6位频率计，测量范围从1Hz 到99 99 99Hz ，测量结果用6个数码管显示，基准时钟频率为1Hz ； 2、只显示测量结果，中间计数过程不显示；结果更新时间2秒一次； 3、频率计只设一个复位键，按下该键（reset=0）系统复位，释放该键（reset=1）系统工作，测量并显示结果。 4、显示用静态方式； 5、用Verilog HDL 实现上述要求的频率计。四、设计源程序及注释与仿真结果设计源程序： module pinlvji(oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5,clk_50M,clk_1Hz,reset,signal_out); @ input clk_50M,reset; //50MHz 时钟输入、复位 output[6:0] oHEX0,oHEX1,oHEX2,oHEX3,oHEX4,oHEX5; //数码管0-5，分别显示个、十、百、千、万、十万位的数字 output reg clk_1Hz; output reg signal_out; reg signal_in; reg[29:0] cnt; reg[29:0] cnt1; reg count_en; //计数允许，count_en=1时计数，下降沿到来时锁存 reg load; reg[3:0] ge,shi,bai,qian,wan,shiwan; reg cout1,cout2,cout3,cout4,cout5; reg[3:0] q0,q1,q2,q3,q4,q5; wire clr; always @(posedge clk_50M) //改变Hz 的范围，自己设定的频率1Hz-999999Hz begin

Verilog实验报告

2014-2015-2-G02A3050-1 电子电路设计训练（数字EDA部分）实验报告（2015 年5 月20 日）教学班学号姓名组长签名成绩自动化科学与电气工程学院

目录目录 (1) 实验一、简单组合逻辑和简单时序逻辑 (1) 1.1 实验任务1——简单组合逻辑 (1) 1.1.1 实验要求 (1) 1.1.2 模块的核心逻辑设计 (1) 1.1.3 测试程序的核心逻辑设计 (1) 1.1.4 仿真实验关键结果及其解释 (2) 1.2 实验任务2——简单时序逻辑 (3) 1.2.1 实验要求 (3) 1.2.2 模块的核心逻辑设计 (3) 1.2.3 测试程序的核心逻辑设计 (3) 1.2.4 仿真实验关键结果及其解释 (4) 1.3 实验小结 (4) 实验二、条件语句和always过程块 (5) 2.1 实验任务1——利用条件语句实现计数分频时序电路 (5) 2.1.1 实验要求 (5) 2.1.2 模块的核心逻辑设计 (5) 2.1.3 测试程序的核心逻辑设计 (6) 2.1.4 仿真实验关键结果及其解释 (7) 2.2 实验任务2——用always块实现较复杂的组合逻辑电路 (8) 2.2.1 实验要求 (8) 2.2.2 模块的核心逻辑设计 (8) 2.2.3 测试程序的核心逻辑设计 (9) 2.2.4 仿真实验关键结果及其解释 (10) 2.3 实验小结 (11) 实验三、赋值、函数和任务 (12) 3.1 实验任务1——阻塞赋值与非阻塞赋值的区别 (12) 3.1.1 实验要求 (12) 3.1.2 模块的核心逻辑设计 (12) 3.1.3 测试程序的核心逻辑设计 (13) 3.1.4 仿真实验关键结果及其解释 (14) 3.2 实验任务2——在Verilog HDL中使用函数 (16) 3.2.1 实验要求 (16) 3.2.2 模块的核心逻辑设计 (16) 3.2.3 测试程序的核心逻辑设计 (18) 3.2.4 仿真实验关键结果及其解释 (19) 3.3 实验任务3——在Verilog HDL中使用任务 (20) 3.3.1 实验要求 (20) 3.3.2 模块的核心逻辑设计 (20) 3.2.3 测试程序的核心逻辑设计 (21)

《EDA技术与Verilog_HDL》清华第2版习题1

第章EDA技术概述

1-1 EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？答：EDA技术进行电子系统设计的最后目标，是完成专用集成电路（ASIC）的设计和实现，FPGA是实现这一途径的主流器件，它们的特点是直接面向用户、具有极大的灵活性和通用性、使用方便、硬件测试和实现快捷、开发效率高、成本低、上市时间短、技术维护简单、工作可靠性好等。FPGA的应用是EDA技术有机融合软硬件电子设计技术、ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2 与软件描述语言相比，Verilog有什么特点？答：Verilog语言的特点：（1）按照设计目的，Verilog程序可以划分为面向仿真和面向综合两类，而可综合的Verilog程序能分别面向FPGA和ASIC开发两个领域。（2）能在多个层次上对所设计的系统加以描述，从开关级、门级、寄存器传输级（RTL）至行为级都可以加以描述。（3）灵活多样的电路描述风格。

1-3 什么是综合？有哪些类型？综合在电子设计自动化中的地位是什么？答：综合（Synthesis），就其字面含义应该是：把抽象的实体结合成单个或统一的实体。在电子设计领域，综合的概念可以表述为：将用行为和功能层次表达的电子系统转换为低层次的、便于具体实现的模块组合装配的过程。（1）从自然语言转换到Verilog语言算法表述，即自然语言综合。（2）从算法表述转换到寄存器传输级（Register Transport Level，RTL）表述，即从行为域到结构域的综合，也称行为综合。（3）从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合。（4）从逻辑门表述转换到版图级表述（如ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。综合器就是能够将一种设计表述形式自动向另一种设计表述形式转换的计算机程序，或协助进行手工转换的程序。它可以将高层次的表述转化为低层次的表述，可以将行为域转化为结构域，可以将高一级抽象的电路描述（如算法级）转化为低一级的电路描述（如门级），并可以用某种特定的“技术”（如CMOS）实现。

时序逻辑电路的Verilog_HDL实现实验报告

时序逻辑电路的Verilog HDL 实现一.实验要求 (1)：编写JK 触发器、8位数据锁存器、数据寄存器的Verilog HDL 程序，并实现其仿真及其测试程序； (2)：在实验箱上设计含异步清零和同步使能的计数器。 (3)：进行波形仿真测试后；画出仿真波形。 (4)：写出实验心得二．实验内容：（1）1.JK 触发器的元件符号如图7.14所示，其中J 、K 是数据输入端，CLR 是复位控制输入端，当CLR=0时，触发器的状态被置为0态；CLK 是时钟输入端；Q 和QN 是触发器的两个互补输出端。 JK 触发器的状态方程为 Q n+1 ＝J Q n ＋K Q n JK 触发器的verilog HDL 程序 module jkff_rs(clk,j,k,q,rs,set); input clk,j,k,set,rs; output reg q; always@(posedge clk,negedge rs,negedge set) begin if(!rs) q<=1'b0; else if(!set) q<=1'b1; else case({j,k}) 2'b00:q<=q; 2'b01:q<=1'b0; 2'b10:q<=1'b1; 2'b11:q<=~q; default:q<=1'bx; endcase end endmodule JK 触发器的功能：带异步清0，异步置１（低电平有效） JK 触发器的仿真结果 JK 触发器的元件符号

2.8位数据锁存器锁存器元件符号如图所示。CLR是复位控制输入端，当CLR=0时，8位数据输出Q[7..0]=00000000。ENA是使能控制输入端，当ENA=1时，锁存器处于工作状态，输出Q[7..0]＝D[7..0]；ENA=0时，锁存器的状态保持不变。OE是三态输出控制端，当OE=1时，输出为高阻态；OE=0时，锁存器为正常输出状态。 8位数据锁存器元件符号 8位数据锁存器的verilog HDL程序 module tt1373(le,oe,q,d); input le,oe; input[7:0] d; output reg[7:0] q; always @(le,oe,d) begin if((!oe)&&(le))q<=d; else q<=8'bz; end endmodule

EDA技术与Verilog HDL技术实验报告

EDA技术与Verilog HDL技术实验报告班级：09电信实验班姓名：虞鸿鸣组别:Q09610137 实验：交通灯控制一、实验目的： 1、运用Verilog HDL综合编辑软件实现相应功能； 2、进一步使用EDA技术解决实际问题； 3、进一步使用EDA工具箱，提高对硬件电路的认识。二、实验仪器 PC计算机、EDA实验工具箱三、简要原理 1. 能显示十字路口东西、南北两个方向的红、黄、绿的指示状态用两组红、黄、绿三色灯作为两个方向的红、黄、绿灯。变化规律为：东西绿灯，南北红灯→东西黄灯，南北红灯→东西红灯，南北绿灯→东西红灯，南北黄灯→东西绿灯，南北红灯……依次循环。 2. 能实现正常的倒计时功能用两组数码管作为东西和南北方向的允许或通行时间的倒计时显示，显示时间为红灯45秒、绿灯40秒、黄灯5秒。 3. 能实现紧急状态处理的功能 (1) 出现紧急状态（例如消防车，警车执行特殊任务时要优先通行）时，两路上所有车禁止通行，红灯全亮； (2) 显示到计时的两组数码管闪烁； (3) 计数器停止计数并保持在原来的状态； (4) 特殊状态解除后能返回原来状态继续运行。 4. 能实现系统复位功能系统复位后，东西绿灯，南北红灯，东西计时器显示40秒，南北显示45秒。 5. 用VHDL语言设计符合上述功能要求的交通灯控制器，并用层次化设计方法设计该电路。 6. 控制器、置数器的功能用功能仿真的方法验证，可通过有关波形确认电

路设计是否正确。 7. 完成电路全部设计后，通过系统实验箱下载验证设计课题的正确性。四、设计思路 EN、CLK、RST、URGEN分别为使能信号、时钟信号、复位信号和紧急情况信号； num1,num2分别为东西方向的倒计时和南北方向的倒计时，两个八位数码管，硬件接有译码芯片； light1,light2分别为东西方向的交通灯和南北方向的交通灯中红、黄、绿三色位置； tim1,tim2分别为东西和南北方向的交通的灯控制信号，高电平时有效； pb1,pb2分别为寄存紧急情况前交通灯状态变量的标志信号，高电平有效； state1，state2分别为东西、南北方向的交通灯状态信号，每个方向有三种状态，即00、01、11；五、源代码及注析 module TRAFFIC_LI(EN,CLK,RST,URGEN,num1,num2,light1,light2); input EN,CLK,RST,URGEN;//EN、CLK、RST、URGEN分别为使能信号、时钟信号、复位信号和紧急情况信号 output[7:0] num1,num2;//num1,num2分别为东西方向的倒计时和南北方向的倒计时，两个八位数码管，硬件接有译码芯片 output[2:0] light1,light2;//light1,light2分别为东西方向的交通灯和南北方向的交通灯中红、黄、绿三色位置 reg tim1,tim2,pb1,pb2;//tim1,tim2分别为东西和南北方向的交通的灯控制信号，高电平时有效 //pb1,pb2分别为寄存紧急情况前交通灯状态变量的标志信号，高电平有效 reg[1:0]state1,state2;//state1，state2分别为东西、南北方向的交通灯状态信号，每个方向有三种状态，即00、01、11 reg[2:0]light1,light2,light3,light4;//light3,light4用以寄存紧急情况前交通灯

西安邮电大学verilog HDL 实验报告

西安邮电大学verilog课程实验报告院系：电子工程学院专业班级：电子10班学号：（17）姓名： 222 2013年6月8 日

实验一门级建模 1．实验内容（1）使用nand门编写双输入端的与门，或门及非门my_or,my_and和my_not门构造一个双输入端的xor门，其功能是计算z=x’y+xy’,其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合进行测试仿真。（2）本章中的一位全加器使用乘积项之和的形式可以表示为： Sum=a*b*c_in+a’b*c_in’+a’b’*c_in+a*b’*c_in’ C_out=a*b+b*c_in+a*c_in 其中a，b和c_in为输入，sum和c_out为输出；只使用与门、或门、非门实现一个一位全加器，写出Verilog描述，限制是每个门最多有四个输入端。编写激励模块对功能进行检查，并对全部的输入组合进行测试。 2．实验目的（1）掌握门基本类型，并学习Verilog提供的门级原语（2）理解门的实例引用（3）熟悉门级建模的一般步骤（4）熟悉编程软件 3．实验步骤（1）先根据题目要求构建my_or,my_and,my_not；其次根据所设计的门来设计my_xor,并且编写激励对所设计的进行验证实验代码及仿真激励代码如下 module myxor(out,x,y); output out; input x,y; wire x,y; wire y0,y1,y2,y3; my_not mynot0(y0,x,1); my_not mynot1(y1,y,1); my_and myand0(y2,y,y0); my_and myand1(y3,y1,x);

用verilog HDL输入法设计十进制计数器实验报告

实验名称：实验四：用verilog HDL输入法设计十进制计数器实验目的：硬件描述语言（HDL）就是可以描述硬件电路的功能、信号连接关系及定时（时序）关系的语言，也是一种用形式化方法来描述数字电路和设计数字系统的。通过十进制计数器的设计，熟练掌握硬件描述语言的编程方法。实验原理： module cout(clk,clear,qd,EN); input clk,clear,EN; output[3:0] qd; reg[3:0] cnt; assign qd=cnt; always @(posedge clk ) begin if(clear ) cnt<=4'h0;//同步清0，高电平有效 else if(EN) begin if(cnt==9) cnt<=4'h0; else cnt<=cnt+1; //加法计数 end end Endmodule 实验内容：为了能对此计数器进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上，编译后下载。（1）选择Tools菜单中的Assignments项，即进入如图2-23所示的Assignment Editor编辑器窗。在Category栏中选择Pin，或直接单击右上侧的Pin按钮。（2）双击“TO”栏的《new》，在出现的如图2-24所示的下拉栏中分别选择本工程要锁定的端口信号名；然后双击对应的Location栏的《new》，在出现的下拉栏中选择对应端口信号名的器件引脚号，如对应CQ[3]，选择42脚。在此选择GW48-EDA系统的电路模式No.5，通过查阅附录有关”芯片引脚对照表”，GWAC3板确定引脚分别为：主频时钟clk接Clock0（第93脚，可接在4Hz上）；计数使能EN可接电路模式No.5的键1（PIO0对应第1脚）；复位clear则接电路模式No.5的键2（PIO1对应第2脚，注意键序与引脚号码并无对应关系）；4位输出数据总线CQ[3..0]可由数码1来显示，通过分别接PIO19、PIO18、PIO17、PIO16（它们对应的引脚编号分别为42、41、40、39）。（如是GWAC6板，CLK:接28,EN:233，RST:234，COUT:1，CQ[3..0]分别接16，17，18，19）(引脚连接关系见附录)

verilog_hdl电子时钟实验报告

电子时钟：电子时钟的功能：可以显示时间，还可以修改时间。结构图NO.7：此电路适合于设计时钟、定时器、秒表等。因为可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进行时、分、秒的设置。 D16D15D14D13D12D11D9 D8 PIO47 D7 PIO46 D6 PIO45 D5 PIO44 D4 PIO43 D3 PIO42 D2 PIO41PIO40 D1 NO.7 实验电路结构图 S P E A K E R 扬声器 FPGA/CPLD 目标芯片 1 2 3 4 5 6 7 8 PIO0 PIO2 PIO3 PIO4 PIO5 PIO6 PIO7 单脉冲单脉冲单脉冲键1 键2 键3 键4 键5 键6 键7 键8 PIO47-PIO40 PIO39-PIO36 PIO35-PIO32 PIO31-PIO28 PIO27-PIO24 PIO23-PIO20 PIO19-PIO16译码器译码器译码器译码器译码器译码器实验代码：模块一：时间显示 //clk:秒功能的时钟信号，为1Hz的脉冲信号 //time_set_en:时间设置使能信号 //time_clear(键8)：时钟显示的清零 //hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set:设置后的小时、分、秒 //hourh,hourl:小时的高低位 //minh,minl:分的高低位 //sech,secl:秒的高低位 //cout:进位输出，即计满24小时，向天产生的进位输出信号

module time_count(clk,time_set_en,time_clear,hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set,h ourh,hourl,minh,minl,sech,secl); input clk; input time_set_en,time_clear; input[3:0]hourh_set,hourl_set,minh_set,minl_set,sech_set,secl_set; output[3:0]hourh,hourl,minh,minl,sech,secl; reg[3:0]hourh,hourl,minh,minl,sech,secl; reg c1,c2; //c1和c2分别为秒向分，分向时的进位 always@(posedge time_set_en or posedge clk or posedge time_clear) begin if(time_set_en) //time_set_en:时间设置使能信号 begin sech<=sech_set; secl<=secl_set; minh<=minh_set; minl<=minl_set; hourh<=hourh_set; hourl<=hourl_set; end else if(time_clear) //time_clear(键8)：时钟显示的清零 begin hourh<=0; hourl<=0; minh<=0; minl<=0; sech<=0; secl<=0; end else begin if(secl==9) //sech,secl:秒的高低位设置 begin secl<=0; if(sech==5) begin sech<=0; c1<=1; if(minl==9) //minh,minl:分的高低位设置 begin minl<=0; if(minh==5)

用verilog-HDL多功能数字钟

Verilog HDL实验报告基于Verilog HDL语言的多功能数字钟设计一、试验目的设计一个有如下功能的数字钟：（１）计时功能：包括时、分、秒。（２）定时与闹钟功能：能在所设定的时间发出铃音。（３）校时功能：对小时、分钟和秒钟进行手动校时。（４）整点报时功能：每到整点能够发出“嘀嘀嘀嘀嘟”四短一长的报时。二、试验原理

ALERT HOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MIN CLK CLK_1K MODE TURN CHANGE clock CLK CLK_1K MODE TURN CHANGE ALERT HOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MIN 多功能数字钟端口示意图数字钟设有五个输入端，分别为时钟输入（CLK ）、模式（MODE ）、产生声音的时钟信号（CLK_1K ）、切换（TURN ）和调时（CHANGE ）键。输出共七个，其中HOUR[7..0]、MIN[7..0]和SEC[7..0]采用BCD 计数方式，分别驱动2个数码管。硬件电路原理图如下：

三、试验内容 1. 代码 /*信号定义： clk: 标准时钟信号，其频率为4Hz； clk_1k:产生闹铃声、报时音的时钟信号，其频率为1024Hz； mode:功能控制信号；为0：计时功能；为1：闹钟功能；为2：手动校时功能； turn:接按键，在手动校时功能时，选择是调整小时还是分钟；若长时间按住改建，还可使秒信号清零，用于精确调时；change: 接按键，手动调整时，每按一次，计数器加1；如果长按，则连续快速加1，用于快速调时和定时； hour,min,sec:此三信号分别输出并显示时、分、秒信号，皆采用BCD码计数，分别驱动6个数码管显示时间； alert:输出到扬声器的信号，用于产生闹铃音和报时音；闹铃音为持续20秒的急促的“嘀嘀嘀”音，若按住“change”键，则可屏蔽该音；整点报时音为“嘀嘀嘀嘀嘟”四短一长音； LD_alert:接发光二极管，指示是否设置了闹钟功能； LD_hour:接发光二极管，指示当前调整的是小时信号； LD_min:接发光二极管，指示当前调整的是分钟信号 */ module

Verilog HDL硬件描述语言实验报告

Verilog HDL实验报告学院：应用科学学院班级：电科13-2班姓名：学号：

实验一组合逻辑电路设计（1）实验目的 (1)熟悉FPGA设计流程； (2)熟悉DE2开发板的基本元件使用(开关、发光二极管)； (3)学习基本组合逻辑元件的Verilog HDL设计以及实现(数据选择器)； (4)掌握连续赋值语句使用；实验内容本实验的目的是学习如何连接一个简单的外部输入、输出器件到FPGA 芯片以及如何在FPGA器件上实现逻辑电路控制简单外部器件。考虑使用DE2开发板上拨动开关SW17-0(toggle Switch)作为电路的输入。使用发光二极管(Light Emitt-ing Diodes，LEDs)和7段显示数码管(7-segment Display)作为电路的输出。第1部分连续赋值语句步骤 1、新建Quartus II工程，选择Cyclone II EP2C35F672C6作为目标芯片，该芯片是DE2开发板上的FPGA芯片； 2、编写Verilog HDL代码加入到Quaruts II工程； 3、引脚分配，并编译工程该工程；

4、将编译好的电路下载到FPGA器件。扳动拨动开关观察相应的发光二极管显示，验证电路功能是否正确；代码 module part1( input wire[2:0]SW, output wire LEDR ); wire r_g,s_g,qa,qb; and u1(r_g, SW[0], SW[1]); and u2(s_g, SW[1], SW[2]); nor u3(qa, r_g, qb); nor u4(qb, qa, s_g); assign LEDR = qa; endmodule 第2部分简单的数据选择器步骤 1 .新建Quartus II工程； 2.在工程中加入8位宽的2选1数据选择器Verilog HDL代码。使用DE2开发板上的SW17作为输入s，开关SW7-0作为输入X，SW15-8作为输入Y。连接拨动开关SW到红色的发光二极管LEDR，同时连接输出M到绿色的发光二极管LEDG7-0。 3.引脚分配，确保作为电路的输入端口的Cyclone II FPGA的引脚正确连接到拨动开关SW，作为电路输出的PPGA引脚正确与LEDR和LEDG连接； 4.编译； 5.将编译好的电路下载到FPGA器件。通过扳动拨动开关SW改变电路输入，同时观察LEDR和LEDG的显示是否与之匹配，测试8位宽的2选1数据选择器的