数字钟实训心得体会

数字电路课程设计

装订线题目

学院电子信息工程学院专业学号姓名

教师

2014年 6 月

9 日

利用cpld设计可调时数字钟

：

摘要

本数字钟采用动态显示数字的方法，输入512hz的时钟信号，驱动显示位选信号产生，

位选信号以85hz从0到6不断地扫描数码管。

输入2hz信号通过2分频变成秒信号，秒信号驱动时钟计数模块计数，完成时钟计数的

功能，在位选信号扫描到相应的数码管时，计数器将计数的结果显示在数码管上，由于视觉

残留的关系，人眼会感觉到数字一直在显示，从而实现计时功能。

在手动调节时钟时，有三个按键，一个实现清零，一个作为分调整按键，最后一个作为

时调整按键。调整时间键在对应时或者分数码管后通过按压按键产生脉冲使数码管实现加一

的运算，从而改变时间，将1hz闪烁的小数点接在秒信号上即可。

关键词：cpld 计数器分频器三选择器七段译码器

装订线

目录

一总体设计方案 .................................... ..1 1.1设计要求 ........... . .................................1 1.2设计原理...............................................1 1.2.1电源电路..............................................1 1.2.2振荡电路与分频电路..................................1 1.2.3显示电路................... ..........................2 1.2.4jtag下载接口..........................................2 1.2.5cpld电路原理图. (3)

二各模块说明 (4)

2.1设计思路及步骤 .........................................4 2.2总体框图...............................................4 2.3各模块说明..................................... .......4 2.

3.1 7段译码器..........................................4 2.3.2 消抖模块............................................5 2.3.3与门模块............................................5 2.3.4数据选择器模块......................................6 2.3.5 d触发器模块........................................6 2.3.6非门模块............................................7 2.3.7或门模块............................................7 2.3.8十进制计数模块......................................7 2.3.9位选模块............................................8 2.3.10秒计数模块.........................................8 2.3.11六进制模块.........................................10 2.3.12分计数模块.........................................11 2.3.13分频器模

块.........................................12 2.3.14顶层总模

块 (13)

2.4数字钟电路总图 (12)

三课程总结 (16)

3.1遇到的问题及其解决办法 .................................16 3.2 收获与体会............................................16 参考文

献 (16)

一总体设计方案

1.1设计要求

1、以数字形式显示时、分、秒的时间；

2、要求手动校时、校分；

3、时与分显示

之间的小数点常亮；

4、分与秒显示之间的小数点以1hz频率闪烁；

5、各单元模块设计即可采用原理图方式也可以用verilog程序进行设计。

1.2设计原理 1.

2.1 电源电路

如图1.1示为实验所需的电源电路。

图1-1 电源电路图

1.2.2 振荡电路与分频电路

晶体振荡器给数字钟提供一个频率稳定准确的32768hz的方波信号,可保证数字钟的走

时准确及稳定.

分频电路采用t触发器对其分频，每经过一个t触发器对其二分频，所以各点的分频倍

数分别为：qd: 24 qe: 25 qf: 26 qg: 27 qh: 28 qi: 292 qj: 210 ql: 212 qm: 213 qn: 214；

此处采用的是32768hz的晶振，故分频之后qf:512hz、qi:64hz、qn:2hz。

1 / 20篇二：数字钟实训报告

实验项目数字钟设计与制作

一、设计指标

1. 显示时、分、秒。

2. 可以24小时制或12小时制。

3. 具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。

校时时钟源可以手动输入或借用电路中的时钟。

4. 具有正点报时功能，正点前10秒开始，蜂鸣器1秒响1秒停地响5次。（选做）

5. 为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。

二、设计方案

数字钟实际上是一个对标准频率（1hz）进行计数的计数电路。由于计数的起始时间不可

能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1hz时间

信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字钟组成框图如图所

示。

1．晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768ｈz的方波信号，可保证数字钟

的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ｔｔｌ门电路构成；另一类

是通过ｃｍｏｓ非门构成的电路，本次设计采用了后一种。如图（b）所示，由ｃｍｏｓ非门

ｕ１与晶体、电容和电阻构成晶体振荡器电路，ｕ２实现整形功能，将振荡器输出的近似于

正弦波的波形转换为较理想的方波。输出反馈电阻ｒ１为非门提供偏置，使电路工作于放大

区域，即非门的功能近似于一个高增益的反相放大器。电容ｃ１、ｃ２与晶体构成一个谐振

型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。

cmos 晶体振荡器

2．时间记数电路

一般采用10进制计数器如74hc290、74hc390等来实现时间计数单元的计数功能。本次设计中选择74hc390。由其内部逻辑框图可

知，其为双2-5-10异步计数器，并每一计数

器均有一个异步清零端（高电平有效）。

秒个位计数单元为１０进制计数器，无

需进制转换，只需将ｑａ与ｃｐｂ（下降沿有

效）相连即可。ｃｐａ（下降沿有效）与１ｈz秒输入信号相连，ｑd可作为向上的进位信号与十位计数单元的ｃｐａ相连。

秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的电路连接方法如图２.４所示，其中ｑc可作为向上的进位信号与分个位的计数单元的ｃｐａ相连。

十进制-六进制转换电路

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的ｑd作为向上的进位信号应与分十位计数单元的ｃｐａ相连，分十位计数单元的ｑc作为向上的进位信号应与时个位计数单元的ｃｐａ相连。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是１０的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。利用１片７４ｈｃ３９０实现24进制计数功能的电路如图（d）所示。

（d）二十四进制电路

另外，图（d）所示电路中，尚余－２进制计数单元，正好可作为分频器２ｈz输出信号转化为１ｈz信号之用。

3．译码驱动及显示单元电路

选择74ls47作为显示译码电路；选择ｌｅｄ数码管作为显示单元电路。由74ls47把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。这里的led数码管是采用共阳的方法连接的。

计数器实现了对时间的累计并以8421bcd码的形式输送到74ls47芯片，再由74ls47芯片把bcd码转变为十进制数码送到数码管中显示出来。

4．校时电路

实际使用时，因为电路开关存在抖动问题，所以一般会接一个rs触发器构成开关消抖动电路，所以整个较时电路就如图（f）。

（f）带有消抖电路的校正电路

三、电路设计

综合上述电路模块，可以设计出数字钟电路，如下图所示。

四、实验心得体会

数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的迅速发展及其采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜、使用也方便，但鉴于数字钟电路的基本组成包含了

数字电路的主要组成部分，因此进行数字钟的设计是必要的。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。篇三：单片机数字钟设计心得体会

单片机数字钟设计心得体会

经过一周的课程设计，我收获颇多，有深刻的心得体会。

实训让我们受益匪浅。首先是关于单片机方面的。我们学到了许多关于单片机系统开发的知识，从最开始选题到最后的结题，更使我们得到了充分的锻炼。其次，它让我体会到了什么才是teamwork spirit。一如：团队管理的经验、团队意识的提升和协调能力等等，这些都会让我们终身受益。通过此次课程设计，使我更加扎实的掌握了有关电子线路单片机方面的知识，在设计过程中虽然遇到了一些问题，但经过一次又一次的思考，一遍又一遍的检查我终于找出了问题所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践才能出真知，实践才是检验真理的唯一标准，唯有通过亲自动手制作，才能令我们掌握的知识不再是一些纸上谈兵的东西。

在这次的课程设计中，我们遇到了很多困难，过程很艰难，但是我们都克服了，这是对我们自己的肯定。我们不断发现错误，不断改正，不断领悟，不断获取。我们也曾灰心，也曾茫然，也曾不知所措，从一开始的自信满满，到最后的紧张繁杂，所有的这些都令我们回味无穷，这已经成为了我们人生的一个宝藏。我想今后的学习和工作也是这样的，汗水见证着成功，我想十年过后，但我们都已经走入了社会，在某个阳光明媚的夏日，午后醒来，突然想起大学经历的时候，最先映入脑海里的就是这门课程吧，就是这些为了一个共同的目标，相互合作，共同奋斗的日子。

不可否认，单片机是一门比较难的专业学科。但是经过这一学期的学习，我们觉得单片机这门课很好，让我们在设计中掌握课程，具有很强的实用性。在社会上，单片机也应用极其广泛。通过这次课程设计，我掌握了常用元件的识别和测试；熟悉了常用仪器、仪表；了解了电路的连线方法；以及如何提高电路的性能等等。我相信在接下来的日子里，我会更深刻地去研究它，发掘它。在这次的实训里，我觉得过得很充实。实训，不仅培养了我们独立思考、动手操作的能力，在各种其它能力上也都有了提高。更重要的是，在实验课上，我们学会了很多学习的方法。而这是日后最实用的，真的是受益匪浅。要面对社会的挑战，只有不断的学习、实践，再学习、再实践。这对于我们的将来也有很大的帮助。以后，不管有多苦，我想我们都能变苦为乐，找寻有趣的事情，发现其中珍贵的事情。汗水，是我们努力的过程，更是成功的使者。它是希望的凝聚。

回首此次实训，我们真的学到了很多很多。巩固了以前所学过的知识，将理论与实际结合起来，不断提高自己的实际动手能力和独立思考的能力，并学会去使用知识。当然不仅仅是这些课本上的知识，更要的是一些课本上没有但是也很重要的知识。像是团队合作精神等。当我们都已经走入了社会，在某个阳光明媚的夏日，午后醒来，突然想起大学经历的时候，回忆起这些泛着汗水的时光的时候，定然会被我们的团队感动。成功后会很喜悦，但过程一样令我们回味无穷。此次设计也让我明白了思路即出路，学问学问，有学必问。只要认真钻研，动脑思考，动手实践，就没有弄不懂的知识。亲历亲为，亲手实践才是硬道理。希望这样的实训能够继续下去，并不断地前进，帮助更多的学生更好地学习单片机，并能够在使用中发现它的无穷魅力！

2014年1月13日篇四：数字钟实习报告

数字电路课程设计

装订线题目

学院电子信息工程学院专业学号姓名教师

2014年6月18日

：

利用cpld设计可调时数字钟

摘要

本设计为一个可调时数字钟，具有时、分、秒计数显示功能，以24小时循环计数。本

设计采用eda技术，以硬件描述语言veriloghdl为系统逻辑描述手段设计文件，在quartus

ⅱ工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于cpld

的数字钟。系统主芯片采用epm3064alc44-10，由时钟模块、控制模块、计时模块、数据译

码模块、显示模块组成。经编译和仿真所涉及的程序，在可编程逻辑器件上下载验证，本系

统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零功能。

关键词：数字钟硬件描述语言 veriloghdl cpld 装订线

目录

一数字钟总体设计方案 (1)

1.1

数

字

钟

的

总

体

设

计

方

案…………………………………………………………………………… 1 二各模块

说明.....................................................................1 2.1 分频模块..................................................................1 2.2计数器模块............................................................... 2 2.2.1秒计数器模块......................................................2 2.2.2分计数器模块......................................................2 2.2.3时计数器模块......................................................3 2.2.4六计数器模块 (3)

2.3消抖模块……………………………………………………………3 2.4动态扫描模块………………………………………………………4 2.5 译

码

和

显

示

块 (5)

三总结...........................................................................5 参考文献........................................................................6 附录 (7)

模

一数字钟总体设计方案

1.1数字钟的总体设计方案

数字钟实际上就是一个对标准频率（1hz）进行计数的计数电路。图1-1所示为数字钟的

一般构成框图。主要包括分频电路、计数器电路、消抖电路、动态扫描电路、译码和显示电

路。

图1-1 数字钟的一般组成框图

二各模块说明

2.1分频模块

把输入的2hz的信号分频为1hz的秒脉冲。

程序如下：

always@(posedge clk_2) clk_1=!clk_1;

2.2计数器模块 2.2.1秒计数器

六十进制带进位计数器，可清零，clk_1输入信号为分频后的1hz脉冲。程序如下：

always@(posedge clk_1,posedge reset) if(reset) second=0; else if(10*second[7:4]+second[3:0]==59) begin second<=0;gw1<=1;end

else if(second[3:0]==9) begin second[3:0]<=0;

second[7:4]<=second[7:4]+1; gw1<=0; end else begin second[3:0]<=second[3:0]+1; gw1<=0; end

2.2.2分计数器

分计数器同上。注：不同之处为分的clk输入信号为gw1或min_add。

程序如下：

always@(posedge (gw1||min_add),posedge reset) if(reset)minute=0; else if(10*minute[7:4]+minute[3:0]==59) begin minute<=0;gw2<=1;end

else if(minute[3:0]==9) begin minute[3:0]<=0;

minute[7:4]<=minute[7:4]+1; gw2<=0; end篇五：数字钟实训报告

龙岩学院课程设计报告

课程名称：

设计题目：

班级：

姓名：

学号：

指导老师：范宜标

教师评语：数字钟电路 09电子信息工程（1）班《数字电子技术》课

程设计

数字钟设计

摘要

数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站,

码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石

英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表, 钟表的数字化给人们生产

生活带来了极大的方便，而且大大地扩展了

钟表原先的报时功能。

数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。一个基本的数字钟电路主要由秒信号发生器、“时、分、秒、”计数器、译码器及显示器组成。

关键词：译码显示计数器频率发生器

一：设计目的：

1、能较全面的巩固和应用“数字电子技术”课程中所学的基本理论和基本方法，并初步掌握小型数字系统设计的基本方法。

2、能合理、灵活的应用各种标准集成电路（ssi、msi、lsi等）器件实现规定的数字系统。

3、培养独立思考、独立准备资料、独立设计规定功能的数字系统的能力。

4、培养独立进行实验，包括电路布局、安装、调试和排除故障的能力。

5、培养书写综合设计实验报告的能力。

二：设计任务与要求：

秒脉冲发生电路，时、分、秒计数译码显示电路，时间校准电路。能够以十进制显示时、分、秒。其中时为24进制，分秒为60进制。三：方案设计与论证：

1、设计逻辑图及总体思路

由上图的总体结构图可知，该设计大概可以分为如下几部分：秒脉冲产生部分、计数部分、显示部分。

方案一：首先构成一个cb555定时器产生震荡周期为一秒的标准秒脉冲，由

74ls160采用清零法分别组成六十进制的秒记数器、六十进制分记数器、二十四进制时记数器。使用cb555定时器的输出作为秒记数器的cp脉冲，把秒记数器地进位输出作为分记数器地cp脉冲，分记数器的进位输出作为时记数器的cp脉冲。使用74ls48为驱动器，bs201a 数码管作为显示器。

方案二：首先构成一个cn555定时器产生震荡周期为一秒的标准秒脉冲，在

技术电路中，采用cd4518计数器4518为双bcd同步加法计数器。在显示部分，采用cd4511芯片结合数码管来实现。最后的校时部分用四2输入与非门的cd4011芯片结合瓷片电容来完成。

论证

方案一和方案二的设计都很正确，但是方案二的计数部分4518是bcd同步加法计数器。比方案一要来得简单清晰，本着设计简单，效果稳定的前提下采用方案二。

通过数字钟方框图和原理图可以看出，秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现，在此我们用555定时器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为

“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”、计数器的输出状态送到七段显示译码器译码，通过七位led七段显示器显示出来。

四：原理分析

1.秒脉冲信号发生器的设计、原理图、芯片引脚排列图及功能表

振荡器是数字钟的核心部分。振荡器的稳定性及频率的精确度决定了数字钟的准确程度，一般来说555产生的出来的秒脉冲不太稳定，但是由于某种原因，我们采用555定时器。其

中要求r1、r2为100k的电阻，c1为

4.7uf、c2为0.01uf的电容，vcc为+5v电源，gnd接地。

通过调节rw来7端的电压大小从而改变输出端3电压vo的波形。 t1=(rw+r)cln2 t2=rcln2

t=t1+t2=(rw+2r)cln2 当r=47k,c=10uf。由公式得当rw=47k时输出端输出震荡频率为1hz。周期是1秒，即可

作为秒的脉冲输入标准秒脉冲。

555芯片的引脚图及功能表：

内部含有两个电压比较器，一个分压器，一个rs触发器，一个放电晶体管和一个功率输

出级。

2.(1)秒、分、时计数、译码及显示部分的设计

时、分、秒分别为二十四、六十、六十进制，那么秒和分计数器用两块十进制计数器级

联来实现，它们的个位为十进制，十位为六进制，这样，符合人们通常计秒数的习惯。时计

数也用两个十进制集成块，只是做成二十四进制，上诉计数器均可用反馈清零法来实现。

a. 秒计数采用两个数码管、两个cd4511和一个cd4518来实现，将秒信号送入秒计数器。

秒计数器采用60进制计数器，每累计60秒发出一个分脉冲信号，该信号将作为分计数器的

时钟脉冲，进位脉冲最终用cd4081的一个与门来实现。而cd4511芯片具有锁存、译码、驱

动的功能，可以外接电阻驱动七段led数码管显示出来。

b.分计数和秒计数的原理差不多，也是采用两个数码管、两个cd4511和一个cd4518来

实现，将秒计数器的进位脉冲送入分计数器，每累计60分发出一个时脉冲信号，该信号作为

时计数器的时钟脉冲，进位脉冲最终用cd4081的又一个与门来实现，同样是采用cd4511来

驱动七位led数码管显示出来。

c. 时计数和分计数的原理差不多，也是采用两个数码管、两个cd4511和一个cd4518

来实现，将分计数器的进位脉冲送入时计数器，但是时计数采用的是二十四进制、且不需要

进位脉冲，同样是采用cd4511来驱动七位led数码管显示出来。