教你如何设计最优化的时钟电路

设计最优化的时钟电路

高速数字电路设计超越了简单的“1”与“0”的世界而进入模拟电路领域，避免传输线效应造成的系统故障是设计师们必须认真解决的问题。本文的目的是通过对49FCT3807与SDRAM的一驱一和一驱二时钟电路的SI（信号完整性）分析和参数的优化举例，使硬件设计工程师和PCB设计工程师了解在设计时需要考虑和注意之处。希望能够抛砖引玉。

设计和调试中若遇到SI问题，欢迎与眭工探讨，本人将真诚为大家服务。同时也再次提醒大家，在向供应商要器件资料时加上IBIS （I/O Buffer Information Specification）模型，若是模拟器件则要求提供Spice模型。

1. 一驱一时钟（49FCT3807-SDRAM）

1.1 网络拓扑

由于3807的输出阻抗只有6~10欧姆左右，时钟网络的印制线特征阻抗一般设计为50欧姆，在原理图设计时，3807的输出端应加防反射串联电阻，其拓扑如图1。

图1 一驱一时钟网络拓扑

图2为加了串阻和没有加串阻的波形比较。

图2 加了串阻（黑色）和没有加串阻（红色）的波形比较

从图可以明显看出，加了串阻之后在接收端的反射电压下降，振铃现象减弱，因而噪声裕度增加。噪声裕度（Noise Margin）的测量见图3。 NoiseMarginHigh是指接收端在“1”电平时的电压的最小值与电压阈值Vih之差； NoiseMarginLow是指接收端在“0”电平时电压阈值Vil与电压的最大值之差；通常噪声裕度Noise Margin 指NoiseMarginHigh 和NoiseMarginLow中的较小者。

图3 噪声裕度（Noise Margin）的测量

1.2 串阻阻值的选定

取时钟网络的印制线特征阻抗为50欧姆，对图1中的电阻从22 ~ 58欧姆进行扫描。接收端的波形如图4。串阻值与噪声裕度的关系曲线如图5。

从图5可以看出，串阻的最佳取值为46欧姆，考虑到电阻的规格，串阻值应为43~49.9欧姆±5%。

注意：串阻的最佳取值是与驱动器件的特性（在ibis模型中体现）和印制线特征阻抗有关的。

图4 串阻取值对波形的影响

图5 串阻值与噪声裕度的关系曲线

1.3 Driver 与串阻之间线长对Noise Margin 的影响

驱动到接收端的总线长为3500mil，Driver 与串阻之间线长以100 mil步长扫描，Driver 与串阻之间线长对接收端的波形如图6，线长与Noise Margin 的关系曲线见图7。

图6 Driver 与串阻之间线长对接收端的波形的影响

X轴/35为Driver到串阻之间线长与Driver到Receiver总线长之比

图7 Driver-串阻之间线长与Noise Margin 的关系曲线

从图7可以看出，串阻与驱动端越近噪声裕度越大。在设计时应该尽量最小化Driver到串阻之间的线长。

1.4 过孔数量的影响

时钟线上应该尽量少用过孔少换层。原因是过孔的阻抗与印制线的阻抗不匹配，换层会引入由于各层的阻抗不匹配（即使计算值相同，也会有加工偏差）而引起反射和时序的变化。

图8为假设换层的阻抗没有变化，走线的总长和时延不变，两个和4个过孔的比较。

兰色为串阻到Receiver之间2个过孔，红色为4个；

图8 过孔数量的影响

1.5 容差分析

对图1拓扑，考虑器件偏差和加工偏差进行容差分析。取串阻45欧姆±5%，印制线阻抗50欧姆±10%，驱动到接收的网络总长3500—7500mil，驱动到串阻取总线长的1/5，对驱动器件速度快、慢、典型情况扫描，Noise Margin 的分布情况见图9。

从图9可以看出，尽管串阻、印制线阻抗、驱动到串阻线长都是按前面优化的值设计但由于器件偏差和加工偏差，Noise Margin 的分布依然存在较大的差别，因此要设计出非常稳定的系统，应该在考虑到成本的情况下，最大化噪声裕度。

图9 容差分析

在一驱一时钟电路的设计时应该：

PCB设计时控制时钟网络特征阻抗为50欧姆；

时钟线上尽量少使用过孔；

根据驱动和接收器件模型进行SI分析，优化串阻的取值；

布局布线时串阻应尽量靠近驱动电路，驱动到串阻之间的走线应该尽量短。

2. 一驱二时钟（49FCT3807-SDRAM）

一驱二时钟有图10所示（a）、（b）、（c）三种拓扑结构。

（a）一个串阻星形（b）2个串阻星形（c）链形

图10 一驱二时钟的三种拓扑结构

分析方法与一驱一时钟的相似，在此主要讨论一驱二时钟的三种拓扑结构的参数优化和适用范围。

2.1 一个串阻星形的拓扑结构

2.1.1 一个串阻星形的一驱二拓扑结构

一个串阻星形的一驱二拓扑结构如图11

图11 一个串阻星形的一驱二拓扑结构

2.1.2 串阻值的确定

串阻9~33欧姆扫描，步长1欧姆，串阻值与噪声裕度的关系曲线如图12。从图可以看出最佳值为21欧姆，设计时取20欧姆±5%的电阻。

TL1=700、1100、1500 时接收端的波形

图12 串阻值与噪声裕度的关系曲线

2.1.3 Driver 与串阻之间线长对Noise Margin 的影响

驱动到两个接收端的线长都为3500mil，Driver 与串阻之间线长以100 mil步长扫描，线长与Noise Margin 的关系曲线见图13。从图可以看出，虽然总的趋势是Driver 与串阻之间线长越短越好，但线长的影响没有一驱一时（图7）显著。

图13 X轴/35为Driver到串阻之间线长与Driver到Receiver线长之比

2.2 两个串阻星形的拓扑结构

2.2.1 两个串阻星形的一驱二拓扑结构

两个串阻星形的一驱二拓扑结构如图14。

图14 使用两个串阻的一驱二拓扑结构

2.2.2 串阻值的确定

串阻33~49欧姆扫描，步长1欧姆，串阻值与噪声裕度的关系曲线如图15。从图可以看出最佳值为43欧姆，设计时取39或43欧姆±5%的电阻。

图15 串阻值与噪声裕度的关系曲线

与图12比较，两个串阻星形的串阻值的影响比一个串阻星形结构要“平和”一些。

2.2.3 Driver 与串阻之间线长对Noise Margin 的影响

驱动到两个接收端的线长都为3500mil，Driver 与串阻之间线长以100 mil步长扫描，线长与Noise Margin 的关系曲线见图16。从图可以看出，虽然总的趋势是Driver 与串阻之间线长越短越好，但线长的影响没有一驱一时显著。

图16 线长与Noise Margin 的关系曲线

2.3 链形

一驱二时钟的链形拓扑结构如图17。

图17 一驱二时钟的链形拓扑结构

一驱二时钟的链形拓扑结构的参数关系与一驱一相似，除要最小化前面（离驱动端较近的）一个接收端的分叉（Stub）线长外，值得特别注意的是要最小化两个接收端之间的线长。如图17的拓扑参数，当两个接收端的线长大于2000mil时，前面的接收端上会出现图18所示的时钟沿非单调的严重问题。

图18 链形拓扑结构设计不当时出现的非单调问题

一驱二拓扑结构

两种星形结构在最优化的参数情况下，表现相似，但在对器件模型没有把握或是新起用的器件时优先采用两个串阻的星形结构，代价是多用一个电阻；

在时序要求许可，且两个接收端物理位置很近时，可以优先采用链形结构，其优点是过冲较小，但是当两个接收端之间的连线较长时，离驱动较近的接收端上会出现非单调问题；

串阻尽可能靠近驱动端；

驱动可以带多少个负载应该根据器件的驱动能力，并通过SI分析确定。过分强调一驱一会造成浪费。

本文中优化出的参数和规则是以所使用的模型为依据的，不可机械地照般于其它的电路。最佳的策略是基于系统要求、器件、PCB上的空间、成本等因素综合考虑而得出的最好的方案。