EDA篮球计时记分系统设计

EDA技术课程大作业

设计题目：篮球比赛计时记分系统

院系：电子信息与电气工程学院

学生姓名：马金辉张康康底海洋

学号：

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专业班级：

指导教师：李响

2012年12月8日

篮球比赛计时记分系统

摘要：本文设计了一个篮球比赛计时记分系统，具有15个7段共阴LED 显示器。该系统包括3个计时模块，1个记分模块。其中，24秒进攻倒计时使用2个LED显示器，24秒结束时球员还没投球蜂鸣器就开始报警；12分钟倒计时使用4个LED显示器，分秒各占两个，比赛时间到最后5秒时开始报警；比赛全程计时使用5个LED器，3个显示分钟，2个显示秒钟，计时范围为000~999分钟；两队记分使用4个LED显示器，每队各2个，记分范围为0~99分。

利用QUARTUS II软件来设计篮球比赛的计分计时系统的芯片，并能成成功仿真出波形。通过分别设计十进制，六十进制，十二进制,九百九九进制等模块，然后再通过连线使其达到所期望的功能。

关键词：QUARTUS II，VHDL编程，LED显示，篮球比赛，计时, 记分

目录

1. 设计背景 (1)

1.1EDA技术的迅速发展 (1)

1.2篮球比赛计时记分系统的应用 (1)

2. 设计方案 (1)

2.1任务分析 (1)

2.2方案论证 (1)

3. 方案实施 (3)

3.1计时系统模块设计 (3)

3.2记分系统设计 (5)

3.3 顶层原理图设计 (6)

4. 结果与结论 (7)

5. 收获与致谢 (7)

6. 参考文献 (8)

7. 附件 (8)

1. 设计背景

1.1 EDA技术的迅速发展

EDA是电子设计自动化的缩写，代表了当今电子设计技术的最新发展方向，已经广泛地应用于航天、化工、矿产、生物、医学、军事等各个领域。它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分,系统的关键电路用一片或几片专用集成电路(ASIC)实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。EDA技术的应用范围将会更广泛地渗透到国民经济的各个部门，并将产生越来越深刻的影响。现代社会电子科技的迅速发展，要求我们理论联系实际，本次课程设计的进行使我们有了一个非常关键的机会。

1.2 篮球比赛计时记分系统的应用

篮球比赛在中国越来越受到人们的关注，同时也被更多的青少年所喜爱。体育比赛计时记分系统是对体育比赛过程中所产生的时间，比分等数据进行快速采集记录，加工处理，传递利用的信息系统。篮球比赛根据运动队在规定的比赛时间里得分多少来决定胜负，因此，篮球比赛的计时记分系统是一种得分类型的系统。目前高水平篮球比赛，要求完善的比赛计时记分系统设备能够与现场成绩处理，现场大屏幕，电视转播车等多种设备相联，以便实现高比赛现场感，表演娱乐观众等功能目标。本设计利用QUARTUS II软件和VHDL编程完成了设计计时和记分系统的功能，解决了篮球比赛时计时与记分准确性的问题，简单方便，可靠性强。

2. 设计方案

2.1 任务分析

此次设计是采用QUARTUS II软件，以VHDL为主要编程语言来设计在篮球比赛时所用到的计时系统，记分系统。在计时系统中：24秒进攻倒计时使用2个LED显示器，24秒结束时球员还没投球蜂鸣器就开始报警；12分钟倒计时使用4个LED显示器，分秒各占两个，比赛时间到最后5秒时开始报警；比赛全程计时使用5个LED器，3

个显示分钟，2个显示秒钟，计时范围为000~999分钟。在计分系统中：6个LED 用

于记录A 、BL 两队的分数，每队3个，显示范围可达到0~999分，足够满足赛程需要。当比赛队A 对得分时，按下A 键给A 队加分；当再次按下A 键时给B 队加分。

2.2 方案论证

篮球比赛计时记分系统程序多而且复杂，所以用图形设计方法来设计。先把每一模块的程序写好，然后生成图形文件，最后新建一个顶层图形文件，把各模块联结起来。包括的模块有计时模块、记分模块及显示模块等。

计时模块包括每节比赛的12分钟，进攻时间的24秒，以及比赛的全程时间。这三个模块可以利用12进制，24进制，和60进制的减法计数器以及10进制60进制加法计数器来表示。

计分模块可以使用计数器表示双方的比分。其中，使用一个数据选择模块来选择得分的一方， 并且用一个加法计数器来表示双方得分。程序总体框图如图1所示。

图1程序总体框图

3. 方案实施

3.1 计时系统单元模块设计

1. 六十进制加计数器

显示电路

10进制计时 60进制计时 24进制计时 999进制计分 999进制计分

数据选择器

12

进制计时 时钟脉冲

这个计数器用来表示全程比赛时间的秒钟位，具备复位功能。当给CLK输入脉冲信号时进行加法计数，当计数器加到60秒时COUT输出一个高电平,向十进制加法计数器进位。REST等于1时计数器复位。S1和S2接到LED显示管上，如图2所示。

图2 六十进制加计数器

时序仿真结果如图3。

图3六十进制加计数器时序仿真

2. 十进制加计数器

这个计数器用来表示全程比赛时间的分钟位，它的时钟脉冲应由前一个60进制计数器的COUT提供，具备复位功能，当COUT有效时开始进行加法计数，一直到全程比赛时间结束停止计时，如图4.

图4十进制加计数器

时序仿真结果如图5。

图5十进制加计数器时序仿真

3. 二十四进制减计数器

这个计数器用来表示进攻时间的，具备复位功能。当给CLK输入脉冲信号时进行减法计数，当计数器减到0，WARN输出一个高电平,报警器开始报警。REST等于1时计数器复位，CLR等于1时计数器清零，ENB等于1时计数器工作，如图6。

图6二十四进制减计数器

时序仿真结果如图7。

图7二十四进制减计数器时序仿真

4. 六十进制减计数器

这个计数器用来表示每一节比赛的秒钟位，具备复位功能。当给CLK输入脉冲信号时进行减法计数，当计数器减到5秒时WARN输出一个高电平,报警器开始报警。当计数器减到0秒时COUT输出一个高电平,向十二进制减计数器进位。REST等于1时计数器复位，CLR等于1时计数器清零，ENB等于1时计数器工作。S1和S2接到LED 显示管上，如图8。

图8六十进制减计数器

时序仿真结果如图11。

图9 六十进制减计数器时序仿真

5. 十二进制减计数器

这个计数器用来表示每一节比赛的分钟位，它的时钟脉冲应由前一个60进制计数器的COUT提供。具备复位功能。可以将12进制改为任意进制的减法计数器。当计数结束后，计数器不再计数。当CLK有效时进行减法计数，当计数器减到0之，WARN 输出一个高电平警报。ENB等于1时计数器处于工作状态，当REST等于1时计数器复位。S1和S2接到LED显示管上，如图10。

图10十二进制减计数器

时序仿真结果如图11。

图11十二进制减计数器时序仿真

6. 译码管显示部分

由于试验箱采用动态显示，所以需要将BCD码转换成段码和位码。D0到D6分别表示7个LED管，如图12。

图12译码管显示部分

时序仿真结果如图13。

图13译码管显示部分时序仿真

3.2记分系统设计

这个计数器用来记录比赛两队的得分。具备复位功能，当REST等于1时，计数器复位。当CLK有效时开始进行加法计数。当CHOS等于“00”时给A对加分；当CHOS

等于“11”时给B对加分。当FENSHU等于“001”时，加1分；当FENSHU等于“010”时，加2分；当FENSHU等于“100”时，加3分，如图14。

图14记分器

时序仿真结果如图15。

图15记分器时序仿真

3.3顶层原理图设计

1.24秒进攻倒计时原理图

二十秒进攻时间需采用倒计时，所以选用二十四进制减计数器来实现倒计时，并在倒计时结束时开始报警，如图16。

图1624秒进攻倒计时原理图

2. 12分钟倒计时原理图

赛程时间规定是12分钟并采用倒计时。12分钟倒计时采用60进制减计数器和12进制减计数器来实现并在12进制从12减到0和60进制减到5时，即距比赛结束还有5秒的时候报警，如图17。

图1712分钟倒计时原理图

3. 全程比赛计时原理图

全程比赛时间是用一个60进制和三个10进制来实现的。分别表示秒为，分位的个、十、百位，采用正计时，如图18。

图18 全程比赛计时原理图

4. 记分系统原理图

计分电路是数据选择器和一个百进制的结合，能精确记录两队的比赛时间，如图19。

图19记分系统原理图

4. 结果与结论

4.1 各模块功能实现

1.24秒进攻倒计时时序仿真结果

2.12分钟倒计时仿真结果

3. 全程比赛计时仿真结果

4. 记分系统仿真结果

4.2 总结

根据时序仿真结果，各模块可以实现预期的功能。

5. 收获与致谢

经过对设计要求的认真思考，再结合课本相关知识，经过几天的努力终于圆满的完成任务。设计过程中也遇到了不少的问题,尤其是开始阶段，面对这个相对复杂的篮球计时记分规则，不知道怎样分析，比如如何实现设计要求的功能，如何设计各个模块及其VHDL语言编写等等。经过查阅大量资料和反复讨论思考之后，终于了找到一个可行的方案。同时，学会了用QUARTUS II软件进行设计，并对VHDL语言有了更深入的了解。

这次课程设计中，张康康同学积极搜集相关课程设计课题及相关程序，马金辉同学主要负责软件仿真实现，底海洋同学认真整理了设计结果撰写并打印报告，大家共同努力，终于圆满地完成了设计任务。同时，身边的同学也给予了我们很多的帮助，尤其是我们的李响老师认真地指导我们解决课程设计中所遇到的问题，任劳任怨。老师和同学的帮助使这次课程计任务设顺利完成，在此深表谢意。

6. 参考文献

[1] 齐洪喜.陆颖.VHDL电路设计实用教程.清华大学出版社，2004.6第三版

[2] 江国强. EDA技术与实用(第三版). 北京：电子工业出版社，2011.

[3] 曹昕燕.周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.5

[4] 阎石. 数字电子技术基础.北京高等教育出版社，2003.

[5] 江国强.EDA技术与应用.电子工业出版社.2010.4第三版

[6] 彭介华.电子技术课程设计指导主.高等教育出版社2002

[7] 谢自美.电子线路设计、实验、测试.华中理工出版社2003

7. 附件

1.六十进制加法计数器的VHDL语言为：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT60 IS

PORT (CLK,RST: IN STD_LOGIC;

S1,S2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);

COUT: OUT STD_LOGIC);

END CNT60;

ARCHITECTURE BEHAV OF CNT60 IS

BEGIN

PROCESS (CLK,RST)

VARIABLE S1_T,S2_T:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN

IF RST='1' THEN

S1_T:="0000";S2_T:="0000";

ELSIF CLK'EVENT AND CLK='1' THEN

IF S1_T<"1001" THEN S1_T:=S1_T+1;

ELSE S1_T:="0000";

IF S2_T<"0101" THEN S2_T:=S2_T+1;

ELSE S2_T:="0000";

END IF;

END IF;

END IF;

IF S1_T="1001" AND S2_T="0101" THEN

COUT<='1';

ELSE COUT<='0';

END IF;

S1<=S1_T;S2<=S2_T;

END PROCESS;

END BEHAV;

2.十进制加法计数器的VHDL语言：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT (CLK, RESET, EN: IN STD_LOGIC;

Q: OUT STD_LOGIC_VECTOR (3 DOWNTO 0);

COUT: OUT STD_LOGIC);

END CNT10;

ARCHITECTURE BEHA V OF CNT10 IS

BEGIN

PROCESS (CLK, RESET, EN)

V ARIABLE Q1:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN

IF RESET='1' THEN

Q1 :=( OTHERS =>'0');

ELSIF CLK'EVENT AND CLK='1' THEN

IF EN='1' THEN

IF Q1<9 THEN

Q1:=Q1+1;

ELSE

Q1 :=( OTHERS =>'0');

END IF;

END IF;

END IF;

IF Q1=9 THEN COUT<='1';

ELSE

COUT<='0';

END IF;

Q<=Q1;

END PROCESS;

END BEHA V;

3. 二十四进制减计数器的VHDL语言为：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT24D IS

PORT (CLK, CLR: IN STD_LOGIC;

RST, ENB: IN STD_LOGIC;

WARN: OUT STD_LOGIC;

S1, S2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));

END CNT24D;

ARCHITECTURE A OF CNT24D IS

SIGNAL DD: STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL SS: STD_LOGIC_VECTOR(3 DOWNTO 0);

SIGNAL CC: STD_LOGIC;

BEGIN

PROCESS (CLK, CLR, ENB)

BEGIN

IF CLR='1'THEN

DD<="0000"; SS<="0000"; CC<='0';

ELSIF CLK'EVENT AND CLK='1' THEN

IF RST='1' THEN

DD<="0010"; SS<="0100"; CC<='0';

ELSIF ENB='1'THEN

IF SS="0000"THEN

IF DD/="0000"THEN

SS<="1001";

DD<=DD-1;

ELSE

CC<='1';

END IF;

ELSE SS<=SS-1;

END IF;

END IF;

END IF;

S1<=DD;S2<=SS;WARN<=CC;

END PROCESS;

END A;

5. 六十进制减计数器的VHDL语言：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT60D IS

PORT (CLK, CLR: IN STD_LOGIC;

RST, ENB: IN STD_LOGIC;

WARN: OUT STD_LOGIC;

COUT: OUT STD_LOGIC;

S1, S2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));

END CNT60D;

ARCHITECTURE A OF CNT60D IS

SIGNAL DD: STD_LOGIC_VECTOR (3 DOWNTO 0);

SIGNAL SS: STD_LOGIC_VECTOR (3 DOWNTO 0);

SIGNAL CC: STD_LOGIC;

SIGNAL BB: STD_LOGIC;

BEGIN

PROCESS (CLK, CLR, ENB)

BEGIN

IF CLR='1'THEN

DD<="0000"; SS<="0000"; CC<='0';

ELSIF CLK'EVENT AND CLK='1' THEN

IF RST='1' THEN

DD<="0101"; SS<="1001"; CC<='0';

ELSIF ENB='1'THEN

IF SS="0000" THEN

IF DD/="0000"THEN

SS<="1001";

DD<=DD-1;

ELSE

BB<='1';DD<="0101"; SS<="1001";

END IF;

ELSE

SS<=SS-1;

IF SS<"0101" AND DD<="0000" THEN

CC<='1';SS<=SS-1;

ELSE CC<='0';SS<=SS-1;

END IF;

END IF;

END IF;

END IF;

S1<=DD; S2<=SS; WARN<=CC;COUT<=BB; END PROCESS;

END A;

6. 十二进制减计数器的VHDL语言为：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT12D IS

PORT (CLK, CLR: IN STD_LOGIC;

RST, ENB: IN STD_LOGIC;

WARN: OUT STD_LOGIC;

S1, S2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));

END CNT12D;

ARCHITECTURE A OF CNT12D IS

SIGNAL DD: STD_LOGIC_VECTOR (3 DOWNTO 0);

SIGNAL SS: STD_LOGIC_VECTOR (3 DOWNTO 0);

SIGNAL CC: STD_LOGIC;

BEGIN

PROCESS (CLK, CLR, ENB)

BEGIN

IF CLR='1'THEN

DD<="0000"; SS<="0000"; CC<='0';

ELSIF CLK'EVENT AND CLK='1' THEN

IF RST='1' THEN

DD<="0001"; SS<="0001"; CC<='0';

ELSIF ENB='1'THEN

IF SS="0000" THEN

IF DD/="0000"THEN

SS<="1001";

DD<="0000";

ELSE

SS<="0001";CC<='1';DD<="0001";

END IF;

ELSE

SS<=SS-1;

END IF;

END IF;

END IF;

S1<=DD; S2<=SS; WARN<=CC;

END PROCESS;

END A;

7. 译码管的VHDL程序为：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY segment7 IS

PORT (data: IN STD_LOGIC_VECTOR (3 DOWNTO 0) ;

dout : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));

END segment7;

ARCHITECTURE behave OF segment7 IS

BEGIN

PROCESS (data)

BEGIN

CASE data IS

WHEN "0000"=> dout <="1111110";

WHEN "0001"=>dout<="0110000";

WHEN "0010"=>dout<="1101101";

WHEN "0011"=>dout<="1111001";

WHEN "0100"=>dout<="0110011";

WHEN "0101"=>dout<="1011011";

WHEN "0110"=>dout<="1011111";

WHEN "0111"=>dout<="1110010";