DES加密算法Verilog实现源代码

module des_top(input clk,

input des_enable,

input reset,

input des_mode,

input [1:64] data_i,

input [1:64] key_i,

output wire [1:64] data_o,

output ready_o);

wire [3:0] inter_num_curr;

wire [1:32] R_i_var, L_i_var;

wire [1:56] Key_i_var_out;

wire [1:64] data_o_var_t;

wire [1:32] R_i, L_i;

wire [1:32] R_o, L_o;

wire [1:56] Key_o;

wire [1:28] C0, D0;

IP IP1(.in(data_i),

.L_i_var(L_i_var),

.R_i_var(R_i_var));

IP_ni IP_ni(.in(data_o_var_t),

.out(data_o));

pc_1 pc_1(.key_i(key_i),

.C0(C0),

.D0(D0));

//F(R,K)

des_f des_f1(.clk(clk),

.reset(reset),

.des_mode(des_mode), .inter_num_i(inter_num_curr), .R_i(R_i),

.L_i(L_i),

.Key_i(Key_i_var_out),

.R_o(R_o), .L_o(L_o),

.Key_o(Key_o));

//contral 16 F(R,K)

contrl contrl1(.data_o_var_t(data_o_var_t),

.inter_num_curr(inter_num_curr),

.Key_i_var_out(Key_i_var_out),

.R_i(R_i),

.L_i(L_i),

.ready_o(ready_o),

.L_o(L_o),

.R_o(R_o),

.R_i_var(R_i_var),

.L_i_var(L_i_var),

.Key_o(Key_o),

.C0(C0),

.D0(D0),

.clk(clk),

.reset(reset),

.des_enable(des_enable));

endmodule

module contrl(output [1:64] data_o_var_t,

output reg [3:0] inter_num_curr,

output reg [1:56] Key_i_var_out,

output reg [1:32] R_i, L_i,

output reg ready_o,

input [1:32] L_o,

input [1:32] R_o,

input [1:32] R_i_var, L_i_var,

input [1:56] Key_o,

input [1:28] C0, D0,

input clk, reset, des_enable);

reg [3:0] inter_num_next;

assign data_o_var_t = (ready_o == 1'b1)?{L_o,R_o}:64'hzzzzzzzzzzzzzzzz;

always (posedge clk or negedge reset)

if(reset == 1'b0)

begin

inter_num_next <= 4'd0;

inter_num_curr <= 4'd0;

ready_o <= 1'b0;

end

else if(des_enable)

begin

if(ready_o == 1'b0)

inter_num_curr <= inter_num_next;

end

always (posedge clk or negedge reset)

begin

if(reset == 1'b0) ready_o <= 1'b0;

else if(inter_num_curr == 4'd15) ready_o <= 1'b1;

else ready_o <= 1'b0;

end

always (*)

begin

case(inter_num_curr)

4'd0:begin

//ready_o = 1'b0;

R_i = R_i_var;

L_i = L_i_var;

Key_i_var_out = {C0, D0};

inter_num_next = 4'd1;

end

4'd1: begin

//ready_o = 1'b0;

R_i = R_o;

L_i = L_o;

Key_i_var_out = Key_o;

inter_num_next = 4'd2;

end

4'd2: begin

//ready_o = 1'b0;

R_i = R_o;

L_i = L_o;

Key_i_var_out = Key_o;

inter_num_next = 4'd3;

end

4'd3: begin

//ready_o = 1'b0;

R_i = R_o;

L_i = L_o;

Key_i_var_out = Key_o;

inter_num_next = 4'd4;

end

4'd4: begin

//ready_o = 1'b0;

R_i = R_o;

L_i = L_o;

Key_i_var_out = Key_o;

inter_num_next = 4'd5;

end

4'd5: begin

//ready_o = 1'b0;

R_i = R_o;

L_i = L_o;

Key_i_var_out = Key_o;

inter_num_next = 4'd6;

end

4'd6: begin

//ready_o = 1'b0;

R_i = R_o;

L_i = L_o;

Key_i_var_out = Key_o;

inter_num_next = 4'd7;

end

4'd7: begin