上拉电阻下拉电阻及耦合电容和退耦电容的总结.
上拉电阻下拉电阻及耦合电容和退耦电容的总结
上拉电阻:
1、当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平(一般为 3.5V ,这时就需要在 TTL 的输出端接上拉电阻,以提高输出高电平的值。
2、 OC 门电路必须加上拉电阻,才能使用。
3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4、在 COMS 芯片上, 为了防止静电造成损坏, 不用的管脚不能悬空, 一般接上拉电阻产生降低输入阻抗,提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括 :
1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑以上三点 , 通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:
1. 驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。
2. 下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时, 开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。
3. 高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例, 当输出低电平时, 开关管导通, 上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4. 频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成 RC 延迟, 电阻越大, 延迟越大。上拉电阻的设定应考虑
电路在这方面的需求。
下拉电阻的设定的原则和上拉电阻是一样的。
OC 门输出高电平时是一个高阻态, 其上拉电流要由上拉电阻来提供, 设输入端每端口不大于 100uA, 设输出口驱动电流约 500uA ,标准工作电压是 5V ,输入口的高低电平门限为 0.8V(低于此值为低电平 ; 2V(高电平门限值。
选上拉电阻时:
500uA x 8.4K= 4.2即选大于 8.4K 时输出端能下拉至 0.8V 以下, 此为最小阻值,再小就拉不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于0.8V 即可。
当输出高电平时,忽略管子的漏电流,两输入口需 200uA
200uA x15K=3V即上拉电阻压降为 3V , 输出口可达到 2V , 此阻值为最大阻值,再大就拉不到 2V 了。选 10K 可用。 COMS 门的可参考 74HC 系列
设计时管子的漏电流不可忽略, IO 口实际电流在不同电平下也是不同的,上述仅仅是原理,一句话概括为:输出高电平时要喂饱后面的输入口, 输出低电平不要把
输出口喂撑了 (否则多余的电流喂给了级联的输入口,高于低电平门限值就不可靠了
什么是耦合电容?什么是去耦电路?
耦合指信号由第一级向第二级传递的过程, 一般不加注明时往往是指交流耦合。
退耦是指对电源采取进一步的滤波措施, 去除两级间信号通过电源互相干扰的影响。耦合常数是指耦合电容值与第二级输入阻抗值乘积对应的时间常数。
退耦有三个目的:
1. 将电源中的高频纹波去除,将多级放大器的高频信号通过电源相互
串扰的通路切断。
2. 大信号工作时,电路对电源需求加大,引起电源波动,通过退耦降低大信号时电源波动对输入级 /高电压增益级的影响;
3. 形成悬浮地或是悬浮电源,在复杂的系统中完成各部分地线或是电源的协调匹有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件,以减少开关噪声在板上的传播和将噪声引导到地。
摘引自伦德全《电路板级的电磁兼容设计》一文,该论文对噪声耦和路径、去耦电容和旁路电容的使用都讲得不错。请参阅。
干扰的耦合方式
干扰源产生的干扰信号是通过一定的耦合通道对电控系统发生电磁干扰作用的。干扰的耦合方式无非是通过导线、空间、公共线等作用在电控系统上。
分析下来主要有以下几种
直接耦合:这是干扰侵入最直接的方式, 也是系统中存在最普遍的一种方式。如干扰信号通过导线直接侵入系统而造成对系统的干扰。对这种耦合方式, 可采用滤波去耦的方法有效地抑制电磁干扰信号的传入。
公共阻抗耦合:这也是常见的一种耦合方式。常发生在两个电路的电流有共同通路的情况。公共阻抗耦合有公共地和电源阻抗两种。防止
这种耦合应使耦合阻抗趋近于零、使干扰源和被干扰对象间没有公共阻抗。
电容耦合:又称电场耦合或静电耦合, 是由于分布电容的存在而产生的一种耦合方式。
电磁感应耦合:又称磁场耦合。是由于内部或外部空间电磁场感应的一种耦合方式, 防止这种耦合的常用方法是对容易受干扰的器件或电路加以屏蔽。
辐射耦合:电磁场的辐射也会造成干扰耦合,是一种无规则的干扰。这种干扰很容易通过电源线传到系统中去。另当信号传输线较长时, 它们能辐射干扰波和接收干扰波,称为大线效应。
漏电耦合:所谓漏电耦合就是电阻性耦合。这种干扰常在绝缘降低时发生。记得以前我的观点是:去藕电容一般容量比较大,也就是避免噪声耦合到其他部分的意思; 旁路电容容量小, 提供低阻抗的噪声回流路径。其实这种说法也可以算没有什么大错误。但是经过偶查阅了相关资料,才发现其实 decouple 和 bypass 从根本上来说没有任何区别,两者在称谓上可以互换。两者的作用低俗一点说:当电源用。所谓噪声其实就是电源的波动, 电源波动来自于两个方面:电源本身的波动, 负载对电流需求变化和电源系统相应能力的差别带来的电压波动。而去藕和旁路电容都是相对负载变化引起的噪声来说。所以他们两个没有必要做区分。而且实际上电容值的大小, 数量也是有理论根据可循的,如果随意选择,可能会在某些情况下遇到去藕电容(旁路和分布参数发生自激振荡的情况。所以真正意义上的去藕和旁路
都是根据负载和供电系统的实际情况来说的。没有必要去做区分, 也没有本质区别。
电容是板卡设计中必用的元件, 其品质的好坏已经成为我们判断板卡质量的一个很重要的方面。
①电容的功能和表示方法。由两个金属极,中间夹有绝缘介质构成。电容的特性主要是隔直流通交流, 因此多用于级间耦合、滤波、去耦、旁路及信号调谐。电容在电路中用“C” 加数字表示,比如 C8,表示在电路中编号为 8的电容。
②电容的分类。
电容按介质不同分为:气体介质电容,液体介质电容,无机固体介质电容,有机固体介质电容电解电容。按极性分为:有极性电容和无极性电容。按结构可分为:固定电容,可变电容,微调电容。
③电容的容量。
电容容量表示能贮存电能的大小。电容对交流信号的阻碍作用称为容抗,容抗与交流信号的频率和电容量有关,容抗XC=1/2πf c (f表示交流信号的频率, C 表示电容容量。
④电容的容量单位和耐压。 \n\n电容的基本单位是 F (法 ,其它单位还有:毫法(mF 、微法(uF 、纳法(nF 、皮法(pF 。由于单位 F 的容量太大,所以我们看到的一般都是μF 、 nF 、 pF 的单位。换算关系:1F =1000000μF ,
1μF=1000nF=1000000pF。
每一个电容都有它的耐压值,用 V 表示。一般无极电容的标称耐压值比较高有:63V 、 100V 、 160V 、 250V 、 400V 、 600V 、 1000V 等。
有极电容的耐压相对比较低,一般标称耐压值有:4V 、 6.3V 、 10V 、 16V 、25V 、 35V 、 50V 、 63V 、 80V 、 100V 、 220V 、 400V 等。⑤电容的标注方法和容量误差。
电容的标注方法分为:直标法、色标法和数标法。对于体积比较大的电容,多采用直标法。如果是 0.005,表示 0.005uF=5nF。如果是 5n , 那就表示的是 5nF 。
数标法:一般用三位数字表示容量大小,前两位表示有效数字,第三位数字是 10的多少次方。如:102表示 10x10x10 PF=1000PF , 203表示 20x10x10x10 PF。 \n\n色标法,沿电容引线方向,用不同的颜色表示不同的数字,第一、二种环表示电容量,第三种颜色表示有效数字后零的个数(单位为 pF 。颜色代表的数值为:黑 =0、棕
=1、红 =2、橙 =3、黄 =4、绿 =5、蓝 =6、紫 =7、灰 =8、白 =9。
电容容量误差用符号 F 、 G 、 J 、 K 、 L 、 M 来表示,允许误差分别对应为±1%、 ±2%、 ±5%、 ±10%、 ±15%、 ±20%。
⑥电容的正负极区分和测量。
电容上面有标志的黑块为负极。在 PCB 上电容位置上有两个半圆, 涂颜色的半圆对应的引脚为负极。也有用引脚长短来区别正负极长脚为正,短脚为负。
当我们不知道电容的正负极时, 可以用万用表来测量。电容两极之间的介质并不是绝对的绝缘体, 它的电阻也不是无限大, 而是一个有限的数值,一般在 1000兆欧以上。电容两极之间的电阻叫做绝缘电阻或漏电电阻。只有电解电容的正极接电源正(电阻挡时的黑表笔 ,
负端接电源负(电阻挡时的红表笔时,电解电容的漏电流才小(漏电阻大。反之,则电解电容的漏电流增加(漏电阻减小。这样,我们先假定某极为“+” 极,万用表选用 R*100或 R*1K挡,然后将假定的“+” 极与万用表的黑表笔相接,另一电极与万用表的红表笔相接, 记下表针停止的刻度(表针靠左阻值大 ,对于数字万用表来说可以直接读出读数。然后将电容放电(两根引线碰一下 ,然后两只表笔对调,重新进行测量。两次测量中,表针最后停留的位置靠左(或阻值大的那次, 黑表笔接的就是电解电容的正极。 \n\n⑦电容使用的
一些经验及来四个误区
一些经验:在电路中不能确定线路的极性时, 建议使用无极电解电容。通过电解电容的纹波电流不能超过其充许范围。如超过了规定值, 需选用耐大纹波电流的电容。电容的工作电压不能超过其额定电压。在进行电容的焊接的时候,电烙铁应
与电容的塑料外壳保持一定的距离,以防止过热造成塑料套管破裂。并且焊接时间不应超过 10秒, 焊接温度不应超过 260摄氏度。
四个误区:
● 电容容量越大越好。 \n\n很多人在电容的替换中往往爱用大容量的电容。我们知道虽然电容越大,为 IC 提供的电流补偿的能力越强。且不说电容容量的增大带来的体积变大, 增加成本的同时还影响空气流动和散热。关键在于电容上存在寄生电感, 电容放电回路会在某个频点上发生谐振。在谐振点,电容的阻抗小。因此放电回路的阻抗最
小,补充能量的效果也最好。但当频率超过谐振点时,放电回路的阻抗开始增加,电容提供电流能力便开始下降。电容的容值越大,谐振频率越低, 电容能有效补偿电流的频率范围也越小。从保证电容提供高频电流的能力的角度来说, 电容越大越好的观点是错误的, 一般的电路设计中都有一个参考值的。
● 同样容量的电容,并联越多的小电容越好,耐压值、耐温值、容值、 ESR(等效电阻等是电容的几个重要参数, 对于 ESR 自然是越低越好。 ESR 与电容的容量、频率、电压、温度等都有关系。当电压固定时候, 容量越大, ESR 越低。在板卡计中采用多个小电容并连多是出与 PCB 空间的限制,这样有的人就认为,越多的并联小电阻, ESR 越低,效果越好。理论上是如此,但是要考虑到电容接脚焊点的阻抗,采用多个小电容并联,效果并不一定突出。
● ESR 越低,效果越好。
结合我们上面的提高的供电电路来说, 对于输入电容来说, 输入电容的容量要大一点。相对容量的要求,对 ESR 的要求可以适当的降低。因为输入电容主要是耐压,其次是吸收 MOSFET 的开关脉冲。对于输出电容来说, 耐压的要求和容量可以适当的降低一点。 ESR 的要求则高一点, 因为这里要保证的是足够的电流通过量。但这里要注意的是 ESR 并不是越低越好,低 ESR 电容会引起开关电路振荡。
而消振电路复杂同时会导致成本的增加。板卡设计中, 这里一般有一个参考值,此作为元件选用参数,避免消振电路而导致成本的增加。
● 好电容代表着高品质。 \n\n“ 唯电容论” 曾经盛极一时,一些厂商和
媒体也刻意的把这个事情做成一个卖点。在板卡设计中, 电路设计水平是关键。和有的厂商可以用两相供电做出比一些厂商采用四相供电更稳定的产品一样,一味的采用高价电容,不一定能做出好产品。衡量一个产品, 一定要全方位多角度的去考虑, 切不可把电容的作用有意无意的夸大 .
滤波电容、去耦电容、旁路电容的作用
滤波电容、去耦电容、旁路电容作用 滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。 1.关于去耦电容蓄能作用的理解 1）去耦电容主要是去除高频如RF信号的干扰，干扰的进入方式是通过电磁辐射。数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL L a O(i_ P e 而实际上，芯片附近的电容还有蓄能的作用，这是第二位的。 你可以把总电源看作密云水库，我们大楼内的家家户户都需要供水， 这时候，水不是直接来自于水库，那样距离太远了， 等水过来，我们已经渴的不行了。Digital IC Designer's forum:h X,t
py7A(r4QF 实际水是来自于大楼顶上的水塔,水塔其实是一个buffer 的作用。 如果微观来看，高频器件在工作的时候，其电流是不连续的，而且频率很高，L x!H\D"P/} 而器件VCC到总电源有一段距离，即便距离不长，在频率很高的情况下，:`&y"S$O(S9WV5s%^"L 阻抗Z＝i*wL+R，线路的电感影响也会非常大，数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL2G K v{I;N,J(R x 会导致器件在需要电流的时候，不能被及时供给。数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL1q Q&\6g i*V7o n O 而去耦电容可以弥补此不足。 这也是为什么很多电路板在高频器件VCC管脚处放置小电容的原因之一
滤波电容的选择
滤波电容起平滑电压的作用；容值大小与输入桥式整流的输入电压无关；一般是越大越好。但要明白它取值的原理：滤波电容的取值与后级电路的突变电流有关。 打个比方：电容就好比一个水桶，输入往这个水桶中倒水，输出（后级电路）从这个水桶中抽水。如果恒定的抽水，只要倒入的水量大于抽水量，那么水桶将永远是满的，所以这个水桶可以不需要（当然这是理想情况）。假如某时刻需要抽出大量的水，大于输入的量，你会怎么办？ 你可以准备一个较大的水桶，在这个时刻到来之前，将这个水桶的水灌满；等到了抽水的时刻，水桶中已经有足够的水抽取，就不会出现缺水的情况。 滤波电容就好比这个较大的水桶! 至于它的具体值，你将后级电路的突变电流与电容充、放电系数联系起来考虑，相信你能领悟出合适的计算方法。 滤波电容的作用和大小是怎样的? 一般情况下，电解电容的作用是过滤掉电流中的低频信号，但即使是低频信号，其频率也分为了好几个数量级。因此为了适合在不同频率下使用，电解电容也分为高频电容和低频电容（这里的高频是相对而言）。 低频滤波电容主要用于市电滤波或变压器整流后的滤波，其工作频率与市电一致为50Hz；而高频滤波电容主要工作在开关电源整流后的滤波，其工作频率为几千Hz到几万Hz。当我们将低频滤波电容用于高频电路时，由于低频滤波电容高频特性不好，它在高频充放电时内阻较大，等效电感较高。因此在使用中会因电解液的频繁极化而产生较大的热量。而较高的温度将使电容内部的电解液气化，电容内压力升高，最终导致电容的鼓包和爆裂 滤波电容在电路中作用 滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。 去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。 旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。 容的容抗为1/ωC欧姆（类似电阻，如果是非电类大学以上学历就把它当作电容器的电阻看吧），ω为角频率，ω=2πf，f为频率。容抗与自身容量C和频率ω（或者说f）有关，当C一定时，频率越高，容抗越小，对电流的阻碍作用就越小；频率越低，容抗越大。……人们所说的“电容通高频阻低频，通交流阻直流”是在不同情况下说的，也可以说是在不同容量C的情况下说的，都是正确的。 到此就不必再多说了吧，分析1/ωC就行了。 电路中的电容滤波问题解析
上下拉电阻的原理与作用
一.应用 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一 般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，以提高输出的高电平值。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入 阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。 综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。 二.原理： 上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了，在这里是讨论的是晶体管的开关应用，所以只谈开关方式。找个TTL器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现OC、OD输出的芯片。由于数字应用时晶体管工作在饱和与截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。 三.从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:
上拉电阻下拉电阻总结很全很好通俗易懂
上拉电阻： 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，才能使用。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素： 1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。 2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。 3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分 压值应确保在零电平门槛之下。 4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。 下拉电阻的设定的原则和上拉电阻是一样的。 OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为 低电平)；2V(高电平门限值)。 选上拉电阻时： 500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。 当输出高电平时，忽略管子的漏电流，两输入口需200uA
去耦电容、旁路电容、滤波电容的选择和区别
区别去耦电容 去除在期间切换时从?高配到配电?网中 的RF能量量 储能作?用，供局部化的直流电源,减 少跨板浪涌电流 在VCC 引脚通常并联?一个去耦电容， 电容同交隔直将交流分量量从这个电容 接地 有源器?件在开关时产?生的?高频开关噪声江燕电源线传播， 去耦电容就是提供?一个局部的直流给有源器?件，减少开关 噪声在板上的传播并且能将噪声引导到地。 如果主要是为了了增加电源和地的交流耦合，减少交流信号 对电源的影响，就可以称为去耦电容; 旁路路电容 从元件或电缆中转移出不不想要的共模 RF 能量量。这主要是通 过产?生 AC 旁路路消除?无意的能量量进?入敏?感的部分，另外还可 以提供基带滤波功能(带宽受限)。 在电路路中，如果电容起的主要作?用是给交流信号提供低阻抗的通 路路，就称为旁路路电容; 电?子电路路中，去耦电容和旁路路电容都是起到抗?干扰的作?用，电容所处 的位置不不同，称呼就不不?一样了了。对于同?一个电路路来说，旁路路(bypass) 电容是把输?入信号中的?高频噪声作为滤除对象，把前级携带的?高频杂 波滤除，?而去耦 (decoupling)电容也称退耦电容，是把输出信号的?干 扰作为滤除对象。 滤波电容选择 经过整流桥以后的是脉动直流，波动 ?方位很?大，后?面?一般?用?大?小两个电容 ?大电容?用来稳定输出，因为电容两端 电压不不能突变，可以使输出平滑，?小 电容?用来滤除?高频?干扰，使输出电压 纯净，电容越?小，谐振频率越?高，可 滤除的?干扰频率越?高 容量量的选择 ?大电容,负载越重，吸收电流的能?力力越强，这 个?大电容的容量量就要越?大 ?小电容，凭经验，?一般104 即可 1、电容对地滤波，需要?一个较?小的电容并联对地， 对?高频信号提供了了?一个对地通路路。 2、电源滤波中电容对地脚要尽可能靠近地。 3、理理论上说电源滤波?用电容越?大越好，?一般?大电容滤低频波,?小 电容滤?高频波。 4、可靠的做法是将?一?大?一?小两个电容并联,?一般要求相差两个 数量量级以上,以获得更更?大的滤波频段. 滤波电容电源和地直接连接去耦电容 1.为本集成电路路蓄能电容 2.滤除该期间产?生的?高频噪声，切断其通过供电回路路进?行行传播的通路路 3.防?止电源携带的噪声对电路路构成?干扰 滤波电容的选?用原则在电源设计中,滤波电容的选取原则是: C≥2.5T/R 其中: C 为滤波电容,单位为UF; T 为频率, 单位为Hz,R 为负载电阻,单位为Ω 当然,这只是?一般的选?用原则,在实际的应?用中,如条件(空间和成本)允许,都选取C≥5T/R. PCB制版电容的选择?一般的10PF 左右的电容?用来滤除?高频的?干扰信号,0.1UF 左右的?用来滤除低频的纹波?干扰,还可以起到稳压的作?用。滤波电容具体选择什什么容值要取决于你PCB 上主要的?工作频率和可能对系统造成影响的谐波频率，可以查?一下相关?厂商的电容资料料或者参考?厂商提供的资料料库软件，根据具体的需要选择。 如果你PCB 上主要?工作频率?比较低的话，加两个电容就可以了了，?一个虑除纹波，?一个虑除?高频信号。如果会出现?比较?大的瞬时电流，建议再加?一个?比较?大的钽电容。 实?用点的，?一般数字电路路去耦0.1uF 即可，?用于10M 以下;20M 以上?用1到10 个uF，去除?高频噪声好些，?大概按C=1/f 。旁路路?一般就?比较的?小了了，?一般根据谐振频率?一般为0.1 或0.01uF
上下拉电阻耦合电容注意点
上拉电阻，下拉电阻，耦合电容，退耦电容的总结（ZT） 上拉电阻： 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，才能使用。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。功耗？？？ 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素： 1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，？？？
但功耗越大，设计是应注意两者之间的均衡。 2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。 3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。 4．频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。 下拉电阻的设定的原则和上拉电阻是一样的。 OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。 选上拉电阻时： 500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。当输出高电平时，忽略管子的漏电流，两输入口需200uA 200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列 设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）
上拉电阻得到选取与详解
吴鉴鹰单片机开发板，学习单片机必备 二、拉电阻作用 1、一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。 2、数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！ 3、一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平；C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：“当一个接有上拉电阻的端口设为输入状态时，他的常态就为高电平，用于检测低电平的输入”。 4、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流 5、接电阻就是为了防止输入端悬空
电阻在选用时，选用经过计算后与标准值最相近的一个！ P0为什么要上拉电阻原因有： 1。P0口片内无上拉电阻 2。P0为I/O口工作状态时，上方FET被关断，从而输出脚浮空，因此P0用于输出线时为开漏输出。 3。由于片内无上拉电阻，上方FET又被关断，P0输出1时无法拉升端口电平。 P0是双向口，其它P1，P2，P3是准双向口。准双向口是因为在读外部数据时要先“准备”一下，为什么要准备一下呢？ 单片机在读准双向口的端口时，先应给端口锁存器赋1，目的是使FET关断，不至于因片内FET导通使端口钳制在低电平。 上下拉一般选10k！
去耦电容的选择、容值计算和布局布线
去耦电容的容值计算和布局布线 有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播， 和将噪声引导到地。 去耦电容的容值计算 去耦的初衷是：不论I C对电流波动的规定和要求如何都要使电压限值维持在规定的允许误差范围之内。 使用表达式： C⊿U=I⊿t 由此可计算出一个I C所要求的去耦电容的电容量C。 ⊿U是实际电源总线电压所允许的降低，单位为V。 I是以A（安培）为单位的最大要求电流； ⊿t是这个要求所维持的时间。 x i l i n x公司推荐的去耦电容容值计算方法： 推荐使用远大于1/m乘以等效开路电容的电容值。 此处m是在I C的电源插针上所允许的电源总线电压变化的最大百分数，一般I C 的数据手册都会给出具体的参数值。 等效开路电容定义为： C=P/(f U^2) 式中： P——I C所耗散的总瓦数； U——I C的最大D C供电电压； f——I C的时钟频率。
一旦决定了等效开关电容，再用远大于1/m的值与它相乘来找出I C所要求的总去耦电容值。然后还要把结果再与连接到相同电源总线电源插针的总数相 除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。 去耦电容选择不同容值组合的原因： 在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1u F与10u F），基本的出发点是分散串联谐振以获得一个较宽频率范 围内的较低阻抗。 电容谐振频率的解释： 由于焊盘和引脚的原因，每个电容都存在等效串联电感（E S L），因此自身会形成一个串联谐振电路，L C串联谐振电路存在一个谐振频率，随着电力的频 率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效 果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。 电容的容值选择一般取决于电容的谐振频率。 不同封装的电容有不同的谐振频率，下表列出了不同容值不同封装的电容的谐振频率：
上拉、下拉电阻的作用分析.
［图］上拉电阻与下拉电阻的作用 2007-08-12 上拉电阻就是把不确定的信号通过一个电阻钳位在高电平，此电阻还起到限流的作用。同理，下 拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输入电流，而下拉指的是输岀电流。 那么在什么时候使用上、下拉电阻呢？ 1、当TTL电路驱动CMOS!路时，如果TTL电路输岀的高电平低于CMOS!路的最低高电平（一般为3.5V ），这时就需要在TTL的输岀端接上拉电阻，以提高输岀高电平的值。 2、O C门电路必须加上拉电阻，以提高输岀的高电平值。 3、为加大输岀引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输岀电平，从而提高芯片输入信号的噪声容限，增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 另外，上拉电阻阻值的选择原则包括： 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理 关于上拉电阻，看图。作为输入接VCC等于1,接GND=0 VCC 如果按键短路（按下）电阻为零，按键按下，Out=0,当按键断开，Out= ?显然当Out悬空输岀 VCC这可以用仪表测量， 这个VCC就是靠R1 “上拉”产生的，顾名思义，R1就是上拉电阻。上拉电阻的大小，取决于输岀 接负载的需要，通常逻辑电路对高电平输出阻抗很大，要求输出电流很小，在上拉电阻上压降可以忽略，当然上拉电阻不能太大，否则就不能忽略了。 实际电路还有这种结构 这里的R1也是上拉电阻 关于下拉电阻，用得少，道理和上面一样，只不过通过电阻“下拉”到GND 单片机P0 口输岀结构一部分电路类似下图，实际可能用的是场效应管 Q2
退耦电容的并联组合
同容值电容的并联与反谐振（Anti-Resonance） 容值不同的电容具有不同的谐振点。图11画出了两个电容阻抗随频率变化的曲线。 图11 两个不同电容的阻抗曲线 左边谐振点之前，两个电容都呈容性，右边谐振点后，两个电容都呈感性。在两个谐振点之间，阻抗曲线交叉，在交叉点处，左边曲线代表的电容呈感性，而右边曲线代表的电容呈容性，此时相当于LC并联电路。对于LC并联电路来说，当L和C上的电抗相等时，发生并联谐振。因此，两条曲线的交叉点处会发生并联谐振，这就是反谐振效应，该频率点为反谐振点。
图12 不同容值电容并联后阻抗曲线 两个容值不同的电容并联后，阻抗曲线如图12所示。从图12中我们可以得出两个结论： a 不同容值的电容并联，其阻抗特性曲线的底部要比图10阻抗曲线的底部平坦得多（虽然存在反谐振点，有一个阻抗尖峰），因而能更有效地在很宽的频率范围内减小阻抗。 b 在反谐振（Anti-Resonance）点处，并联电容的阻抗值无限大，高于两个电容任何一个单独作用时的阻抗。并联谐振或反谐振现象是使用并联去耦方法的不足之处。 在并联电容去耦的电路中，虽然大多数频率值的噪声或信号都能在电源系统中找到低阻抗回流路径，但是对于那些频率值接近反谐振点的，由于电源系统表现出的高阻抗，使得这部分噪声或信号能量无法在电源分配系统中找到回流路径，最终会从PCB上发射出去（空气也是一种介质，波阻抗只有几百欧姆），从而在反谐振频率点处产生严重的EMI问题。因此，并联电容去耦的电源分配系统一个重要的问题就是：合理的选择电容，尽可能的压低反谐振点处的阻抗。 相同容值电容的并联 使用很多电容并联能有效地减小阻抗。63个0.0316 uF的小电容（每个电容ESL为1 nH）并联的效果相当于一个具有0.159 nH ESL的1.9908 uF电容。
旁路、耦合、退耦电容的选取
旁路、退耦、耦合电容的选取 高手和前辈们总是告诉我们这样的经验法则：“在电路板的电源接入端放置一个1～10μF 的电容，滤除低频噪声；在电路板上的电源与地线之间放置一个0.01～0.1μF 的电容，滤除高频噪声。”在书店里能够得到的大多数的高速PCB 设计、高速数字电路设计的经典教程中也不厌其烦的引用该首选法则（老外俗称Rule of Thumb ）。但是为什么要这样使用呢？各位看官，如果你是电路设计高手，你可以去干点别的更重要的事情了，因为以下的内容仅是针对我等入门级甚至是门外级菜鸟。 做电路的人都知道需要在芯片附近放一些小电容，至于放多大？放多少？怎么放？将该问题讲清楚的文章很多，只是比较零散的分布于一些前辈的大作中。鄙人试着采用拾人牙慧的方法将几个问题放在一起讨论，希望能加深对该问题的理解；如果很不幸，这些对你的学习和工作正好稍有帮助，那我不胜荣幸的屁颠屁颠的了。（以上有些话欠砍，在此申明以上不是我所写） 什么是旁路？ 旁路（Bypass ），在电路中为了改变某条支路的频率特性，使得它在某些频段内存在适当的阻值，而在另一些频段内则处于近似短路的状态，于是便产生了旁路电容的概念。旁路电容之所以为旁路电容，是因为它旁边还存在着一条主路， 而并不是某些电容天生就是用来做旁路电容的，也就是说什 么种类的电容都可以用来做旁路电容，关键在于电容容值的 大小合适与否。旁路电容并不是电解电容或是陶瓷电容的专 利。之所以低频电路中多数旁路电容都采用电解电容原因在 于陶瓷电容容值难以达到所需要的大小。 使用旁路电容的目的就是使旁路电容针对特定频率以上 的信号相对于主路来说是短路的。如图形式：要求旁路电容需要取值的大小； 已知：1、旁路电容要将流经电阻R 的频率高于f 的交流信号近似短路。求旁路电容的大小? Ic Ir
上拉电阻和下拉电阻的原理以及部分应用总结
上拉电阻和下拉电阻的原理以及部分应用总结 推荐 图中上下两个电阻分别为下拉电阻和上拉电阻,上拉就是将A点的电位拉高,下拉就是将A点的电位拉低,图中 的12k有些是没有画出来的,或者是没有的. 他们的作用就是在电路驱动器关闭时,给该节点一个固定的电平. 上拉电阻： 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS 电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电
阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，才能使用。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性 进行设定，主要需要考虑以下几个因素： 1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。 2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
耦合电容、滤波电容、去耦电容、旁路电容
耦合电容器主要的作用是隔离直流信号。电容的阻抗和信号的频率成反比，信号的频率越高，衰减越小。理论上，对于直流信号的阻抗是无穷大。很多场合需要放大的是交流信号，所以，会用耦合电容去掉信号中的直流部分。 滤波电容用在电源整流电路中，用来滤除交流成分。使输出的直流更平滑。 去耦电容用在放大电路中不需要交流的地方，用来消除自激，使放大器稳定工作。 旁路电容用在有电阻连接时，接在电阻两端使交流信号顺利通过。 1.关于去耦电容蓄能作用的理解 1）去耦电容主要是去除高频如RF信号的干扰，干扰的进入方式是通过电磁辐射。 而实际上，芯片附近的电容还有蓄能的作用，这是第二位的。你可以把总电源看作密云水库，我们大楼内的家家户户都需要供水， 这时候，水不是直接来自于水库，那样距离太远了，等水过来，我们已经渴的不行了。 实际水是来自于大楼顶上的水塔,水塔其实是一个buffer的作用。如果微观来看，高频器件在工作的时候，其电流是不连续的，而且频率很高，而器件VCC到总电源有一段距离，即便距离不长，在频率很高的情况下， 阻抗Z＝i*wL+R，线路的电感影响也会非常大，会导致器件在需要电流的时候，不能被及时供给。 而去耦电容可以弥补此不足。这也是为什么很多电路板在高频器件VCC管脚处放置小电容的原因之一 （在vcc引脚上通常并联一个去藕电容，这样交流分量就从这个电容接地。） 2）有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地 2.旁路电容和去耦电容的区别 去耦：去除在器件切换时从高频器件进入到配电网络中的RF能量 。去耦电容还可以为器件提供局部化的DC电压源，它在减少跨板浪涌电流方面特别有用。旁路：从元件或电缆中转移出不想要的共模RF能量。这主要是通过产生AC旁路消除无意的能量进入敏感的部分，另外还可以提供基带滤波功能（带宽受限）。 我们经常可以看到，在电源和地之间连接着去耦电容，它有三个方面的作用： 一是作为本集成电路的蓄能电容； 二是滤除该器件产生的高频噪声，切断其通过供电回路进行传播的通路； 三是防止电源携带的噪声对电路构成干扰。 在电子电路中，去耦电容和旁路电容都是起到抗干扰的作用，电容所处的位置不同，称呼就不一样了。对于同一个电路来说，旁路（bypass）电容是把输入信号中的高频噪声作为滤除对象，把前级携带的高频杂波滤除，而去耦（decoupling）电容也称退耦电容，是把输出信号的干扰作为滤除对象。 去耦 在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。
去耦电容的选取
高速电路板上使用最多的是什么东西？去耦电容！ 关键词：去耦（decouple）、旁路（Bypass）、等效串联电感（ESL）、等效串联电阻（ESR）、高速电路设计、电源完整性（PI）、信号完整性（SI） 高手和前辈们总是告诉我们这样的经验法则：“在电路板的电源接入端放置一个1～10μF的电容，滤除低频噪声；在电路板上每个器件的电源与地线之间放置一个0.01～0.1μF的电容，滤除高频噪声。”在书店里能够得到的大多数的高速PCB设计、高速数字电路设计的经典教程中也不厌其烦的引用该首选法则（老外俗称Rule of Thumb）。但是为什么要这样使用呢？各位看官，如果你是电路设计高手，你可以去干点别的更重要的事情了，因为以下的内容仅是针对我等入门级甚至是门外级菜鸟。 做电路的人都知道需要在芯片附近放一些小电容，至于放多大？放多少？怎么放？将该问题讲清除的文章很多，只是比较零散的分布于一些前辈的大作中。鄙人试着采用拾人牙慧的方法将几个问题放在一起讨论，希望能加深对该问题的理解；如果很不幸，这些对你的学习和工作正好稍有帮助，那我不胜荣幸的屁颠屁颠的了。 首先就我的理解介绍两个常用的简单概念。
什么是旁路？旁路（Bypass），是指给信号中的某些有害部分提供一条低阻抗的通路。电源中高频干扰是典型的无用成分，需要将其在进入目标芯片之前提前干掉，一般我们采用电容到达该目的。用于该目的的电容就是所谓的旁路电容（Bypass Capacitor）,它利用了电容的频率阻抗特性（理想电容的频率特性随频率的升高，阻抗降低，这个地球人都知道），可以看出旁路电容主要针对高频干扰（高是相对的，一般认为20MHz以上为高频干扰，20MHz以下为低频纹波）。 什么是退耦？退耦（Decouple），最早用于多级电路中，为保证前后级间传递信号而不互相影响各级静态工作点的而采取的措施。在电源中退耦表示，当芯片内部进行开关动作或输出发生变化时，需要瞬时从电源线上抽取较大电流，该瞬时的大电流可能导致电源线上电压的降低，从而引起对自身和其他器件的干扰。为了减少这种干扰，需要在芯片附近设置一个储电的“小水池”以提供这种瞬时的大电流能力。 在电源电路中，旁路和退耦都是为了减少电源噪声。旁路主要是为了减少电源上的噪声对器件本身的干扰（自我保护）；退耦是为了减少器件产生的噪声对电源的干扰（家丑不外扬）。有人说退耦是针对低频、旁路是针对高频，我认为这样说是不准确的，高速芯片内部开关操作可能高达上GHz，由此引起对电源线的干扰明显已经不属于
上拉电阻与下拉电阻的概念与用法
上拉电阻 定义： 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 上拉: 1TTL驱动CMOS时,如果TTL输出最低高电平低于CMOS最低高电平时,提高输出高电平值 2 OC门必须加上拉,提高电平值 3 加大输出的驱动能力(单片机较常用) 4 CMOS芯片中(特别是门的芯片),为防静电干扰,不用的引脚也不悬空,一般上拉,降低阻抗,提供泄荷通路 5 提高输出电平,提高芯片输入信号的噪声容限,增强抗干扰 6 提高总线抗电磁能力,空脚易受电磁干扰 7 长线传输中加上拉,是阻抗匹配抑制反射干扰 原则: 1 从节约功耗和芯片的电流、能力应是电阻尽量大,R大,I小啊 2 从确保驱动能力,应当电阻足够小,R小,I大啊 3 对高速电路,加上拉可能边沿平缓(上升时间延长) 建议可以在1K---10K之间选(可根据实际情况) 信号输入端上拉电阻的工作原理 （从电路原理的角度分析输入端口电压为何会被提高） 悬赏分：20 - 提问时间2008-11-7 02:57 假如信号输入端是外界电路送来的低电平，那么输入端的电压不是应该被锁定在低电平吗，为什么加了个上拉电阻和电源，输入端的电压就被提高了呢？这个问题一直很困惑，希望能耐心解答。 问题补充： 我想问的是上拉电阻如何实现电压上拉的，而不是问的上拉电阻的使用目的和必要性，我很清楚上拉电阻的作用和目的。 提问者：michael6810 - 二级 其实你不清楚上拉电阻的作用和目的。否则你不会困惑。 你的困惑，yao311yan805 已经说出来了。只是你没有细心看，或者没有想到你该专著的重点。
51单片机总结上拉电阻
51单片机总结——上拉电阻 单片机2009-07-28 14:56:05 阅读961 评论1字号：大中小 上拉电阻的作用： （1）用于为OC和OD门电路，提供驱动能力。 以OC(集电极开路)电路为例： 例如，达林顿管（其实就是复合三级管）集成块ULN2003. 内部一路的电路如图，就是一个集电极开路电路。 如果不加上拉电阻是无法高电平驱动其他器件的。因为当三极管截至市没有电流流通的路径，更谈不上驱动了。这个跟单片机P0口加上拉电阻的原理一样。 （2）提高高电平电位: 单片机P1口外接4×4矩阵键盘。另外复用P1.0~P1.3外接ULN2003控制驱动步进电机。 实验中遇到的问题：当接入ULN2003时键盘无法工作，去掉ULN2003后键盘工作正常。ULN2003工作正常。（注，两个部分不同时工作） 问题分析：由于键盘的结构，无非就是两个金属片的接通或断开。但是接入ＵＬＮ2003 后无法正常工作,说明是接入ULN2003影响到了P1口电平的变化。用万用表测的电压，当单片机输出高电平时，P1.0～P1.3电压1V左右，P1.4~P1.7电压4.3V左右，于是测A T89s52高低电平的判决电位，在1.3V左右。这样P1.0~P1.3始终是低电平，键盘根本无法实现扫描功能。 解决方法，只要抬高P1口高电平时的电位，就可以正常工作， 1．在P1口到ULN2003上串接电阻，起到分压的作用，就可以抬高电平。 2．给P1口接上拉电阻，跟P1口内部电阻并联，减小上拉电阻阻值，减小分得的电压，从而抬高P0口高电平电位。 采用第二种方案可以抬高电平到2.5V左右。键盘工作正常。 另外：我在做液晶显示实验的时候，数据线用的Ｐ０口，无法正常工作，不显示字符。但是乱动一下数据线就可以完成显示，但是显示现象并不正常，字符不是一次写入，而是乱动几次才能写完全部内容，正常应该一次全部显示。原因是由于，我的P0口中有六个端口都外接并联三个发光二极管。，因为从资料上查到，P0口每一个端口最大可以吸收10MA 电流，总电流不能超过26MA电流。这样算我的总电流已经到了40MA,呵呵。见笑了。所以怀疑是驱动的问题。于是去掉了几个二极管。显示一切正常。似乎问题已经解决，但总觉得还是有点问题，于是又经过几次试验，发现只有当P0.7端口的并联二极管去掉一个，再在其他端口接上一个发光二极管。此时也可以正常显示。但是这样P0口吸收电流在38MA，也超过了26MA不少。所以不是吸收电流太大的问题。仔细分析当端口并联外接三个二极管的时候等效于加了一个700欧左右的电阻，于是把二极管去掉换成一个1k电阻，液晶也无法显示。
上拉电阻和下拉电阻的使用
吸电流、拉电流输出、灌电流输出 拉即泄，主动输出电流，从输出口输出电流； 灌即充，被动输入电流，从输出端口流入； 吸则是主动吸入电流，从输入端口流入。 吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流；区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的，从输出端流入的叫灌入电流；拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是外部给数字电路的输入电流。这些实际就是输入、输出电流能力。 拉电流输出对于反向器只能输出零点几毫安的电流，用这种方法想驱动二极管发光是不合理的（因发光二极管正常工作电流为5—10mA)。 上、下拉电阻 一、定义 1、上拉就是将不确定的信号通过一个电阻嵌位在高电平！“电阻同时起限流作用”！下拉同理！ 2、上拉是对器件注入电流，下拉是输出电流 3、弱强只是上拉电阻的阻值不同，没有什么严格区分 4、对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 二、拉电阻作用 1、一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。 2、数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！ 3、一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平；C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：“当一个接有上拉电阻的端口设为输入状态时，他的常态就为高电平，用于检测低电平的输入”。 4、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流 5、接电阻就是为了防止输入端悬空 6、减弱外部电流对芯片产生的干扰 7、保护cmos内的保护二极管，一般电流不大于10mA 8、通过上拉或下拉来增加或减小驱动电流 9、改变电平的电位，常用在TTL-CMOS匹配 10、在引脚悬空时有确定的状态
退耦电容原理--具体接法--运放自激原理
退耦电容原理 所谓退耦，既防止前后电路网络电流大小变化时，在供电电路中所形成的电流冲动对网络的正常工作产生影响。换言之，退耦电路能够有效的消除电路网络之间的寄生耦合。 退耦滤波电容的取值通常为47~200μF，退耦压差越大时，电容的取值应越大。所谓退耦压差指前后电路网络工作电压之差。 如下图为典型的RC退耦电路，R起到降压作用： 大家看到图中，在一个大容量的电解电容C1旁边又并联了一个容量很小的无极性电容C2 原因很简单，因为在高频情况下工作的电解电容与小容量电容相比，无论在介质损耗还是寄生电感等方面都有显著的差别（由于电解电容的接触电阻和等效电感的影响，当工作频高于谐振频率时，电解电容相当于一个电感线圈，不再起电容作用）。在不少典型电路，如电源退耦电路，自动增益控制电路及各种误差控制电路中，均采用了
大容量电解电容旁边并联一只小电容的电路结构，这样大容量电解电容肩负着低频交变信号的退耦，滤波，平滑之作用；而小容量电容则以自身固有之优势，消除电路网络中的中，高频寄生耦合。在这些电路中的这一大一小的电容均称之为退耦电容。 Re: 大电容由于容量大，所以体积一般也比较大，且通常使用多层卷绕的方式制作，这就导致了大电容的分布电感比较大（也叫等效串联电感，英文简称ESL）。 电感对高频信号的阻抗是很大的，所以，大电容的高频性能不好。而一些小容量电容则刚刚相反，由于容量小，因此体积可以做得很小（缩短了引线，就减小了ESL，因为一段导线也可以看成是一个电感的），而且常使用平板电容的结构，这样小容量电容就有很小ESL 这样它就具有了很好的高频性能，但由于容量小的缘故，对低频信号的阻抗大。 所以，如果我们为了让低频、高频信号都可以很好的通过，就采用一个大电容再并上一个小电容的方式。 常使用的小电容为 0.1uF的瓷片电容，当频率更高时，还可并联更小的电容，例如几pF，几百pF的。而在数字电路中，一般要给每个芯片的电源引脚上并联一个0.1uF的电容到地（这个电容叫做退耦电容，当然也可以理解为电源滤波电容,越靠近芯片越好），因为在这些地方的信号主要是高频信号，使用较小的电容滤波就可以了。
上下拉电阻在电路中的作用
上下拉电阻在电路中的作用 关键字：上下拉电阻 上下拉电阻有什么用？对这个问题，平时没有留意过，搞设计的时候都是照本宣科，没有真正弄懂意思． 很多单片机开发的入门者，以及一些从事软件开发的人，往往在开发单片机的时候遇到上拉电阻、下拉电阻的概念却又无法通过字面理解其中的含义。那么，什么叫上拉电阻和下拉电阻呢？ 上拉电阻就是把不确定的信号通过一个电阻嵌位在高电平，此电阻还起到限流的作用。同理，下拉电阻是把不确定的信号嵌位在低电平。上拉电阻是说的是器件的输入电流，而下拉说的则是输出电流。 那么在什么时候使用上、下拉电阻呢？ 对上下拉电阻做了以下总结: 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS 电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，以提高输出的高电平值。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。 综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素： 1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，