基于FPGA的数字频率计设计

E D A课程设计

题目基于FPGA的数字频率计设计

系别计电系

专业应用电子技术

班级： 06应电

组员一：刘俊

组员二：杨利鲜

组员三：董明超

指导老师

8位十进制显示数字频率计(带周期测量)

功能要求：

1、能测量1—99999999Hz的方波信号频率，(能测量10uS—1000mS的周

期)[1MHZ/1us--1HZ/1000ms]，并以十进制的方式显示。

2、具有工作方式转换控制键、开始键、停止键等控制键。

3、数值显示用LED数码管动态显示。

1、频率计的工作原理

本文要设计一个8位十进制数字频率计，需要由四种器件来组成，即：测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division).

因为是8位十进制数字频率计，所以计数器CNT10需用8个，7段显示LED7也需用8个.

频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。

为此，测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK，一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。如CLKK的输入频率为1HZ，则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号，可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当CNT_EN高电平时允许计数，低电平时停止计数，并保持所计的数。

在停止计数期间，锁存信号Load 的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B，由7段数码管稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，清零信号RST_CNT对计数器进行清零。为下1秒钟的计数操作作准备。测频控制信号发生器的工作时序如图1示。

图1 测频控制信号发生器的工作时序图

图2 电路设计原理框图

2、用VHDL语言设计频率计

频率计所需四种器件的VHDL文件(频率计的底层文件)及波形仿真结果

2.1 测频控制信号发生器FTCTRL

LIBRARY IEEE; --测频控制电路

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY FTCTRL IS

PORT (CLKK : IN STD_LOGIC; -- 1Hz

CNT_EN : OUT STD_LOGIC; -- 计数器时钟使能 RST_CNT : OUT STD_LOGIC; -- 计数器清零

Load : OUT STD_LOGIC ); -- 输出锁存信号 END FTCTRL;

ARCHITECTURE behav OF FTCTRL IS

SIGNAL Div2CLK : STD_LOGIC;

BEGIN

PROCESS( CLKK )

BEGIN

IF CLKK'EVENT AND CLKK = '1' THEN -- 1Hz时钟2分频

Div2CLK <= NOT Div2CLK;

END IF;

END PROCESS;

PROCESS (CLKK, Div2CLK)

BEGIN

IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1';-- 产生计数器清零信号 ELSE RST_CNT <= '0'; END IF;

END PROCESS;

Load <= NOT Div2CLK; CNT_EN <= Div2CLK;

END behav;

图3 测频控制信号发生器的波形仿真图

2.2带时钟使能十进制计数器 CNT10

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT (CLK,RST,EN : IN STD_LOGIC;

CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

COUT : OUT STD_LOGIC );

END CNT10;

ARCHITECTURE behav OF CNT10 IS

BEGIN

PROCESS(CLK, RST, EN)

VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器复位

ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿

IF EN = '1' THEN --检测是否允许计数

IF CQI < "1001" THEN CQI := CQI + 1; --允许计数

ELSE CQI := (OTHERS =>'0');--大于9，计数值清零

END IF;

END IF;

END IF;

IF CQI = "1001" THEN COUT <= '1'; --计数大于9，输出进位信号

ELSE COUT <= '0';

END IF;

CQ <= CQI; --将计数值向端口输出

END PROCESS;

END behav;

图4带时钟使能十进制计数器的波形仿真图

2.3. 除法器模块(division)

library IEEE;

use IEEE.STD_LOGIC_1164.all;

use IEEE.STD_LOGIC_UNSIGNED.all;

use IEEE.STD_LOGIC_ARITH.all;

entity division is

port(

en:in STD_LOGIC;

fx: in STD_LOGIC_VECTOR(31 downto 0);

shang: out STD_LOGIC_VECTOR(31 downto 0)

);

end division;

architecture behav of division is

begin

process(en,fx)

begin

if en = '1' then

shang<=CONV_STD_LOGIC_VECTOR(1000000/((conv_integer(fx(31 downto 28)))*10000000+(conv_integer(fx(27 downto 24)))*1000000+(conv_integer(fx(23 downto 20)))*100000+(conv_integer(fx(19 downto 16)))*10000+(conv_integer(fx(15 downto 12)))*1000+(conv_integer(fx(11 downto 8)))*100+ (conv_integer(fx(7 downto 4)))*10+(conv_integer(fx(3 downto 0)))),32);

else shang<=fx;

end if;

end process;

end behav;

图5除法器的波形仿真图

2．4 32位锁存器REG32B

LIBRARY IEEE; --32位锁存器

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY REG32B IS

PORT ( LK : IN STD_LOGIC;

DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);

DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END REG32B;

ARCHITECTURE behav OF REG32B IS

BEGIN

PROCESS(LK, DIN)

BEGIN

IF LK'EVENT AND LK = '1' THEN DOUT <= DIN;

END IF;

END PROCESS;

END behav;

图6锁存器REG32B的波形仿真图

3. 顶层原理图的设计输入

在以上四个器件正确设计的基础上，再按设计原理图的要求将这四种器件连接起来，形成顶层文件，件编成电路图的形式，并在此基础上建立为一个新的工程，进行综合仿真.

模块连接图如图2 电路设计原理框图所示。

图7 8位十进制显示数字频率计的完整仿真波形图

4总结与体会

从图7 可以看出来，在允许计数（START=1）的情况下，时基时钟CLK为1HZ的频率, 被测频率FIN输入为256HZ，在测频率时间内RESULT=257Z和256HZ,可知道这种测量频率的方法精度很高，只有±1的误差；而在测周期的时间段内，

RESULT=0XF42(us)=3906(us)=0.003906(s),则有

Fx×Tx=256×0.003906=0.999936(s)

和Fx×Tx=257×0.003906=1.003842（s）

两次的测量误差分别为：η1=0.0064% η2=0.3842%

由此可见，测量频率的方法精度很高，其相对误差非常小，完全符合高要求的测量场合。