FPGA_IP核设计与应用综述

摘要

随着电子技术的飞速发展，在PAL、GAL、EPLD等可编程器件的基础上进一步发展的FPGA(Field Programmable Gate Array)即现场可编程门阵列有着越来越多的广发应用。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域得到了广泛应用。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA 与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展,超大规模集成电路(VLS I) 工艺的进一步迅猛发展，片上系统SoC (system on a chip ) 的规模越来越大，由此片上系统的设计变得越来越复杂。由于采用IP 核复用技术可以简化多功能芯片的设计，开发IP 核成为当前片上系统设计的重要手段。

关键词: FPGA 集成电路IP核

ABSTRACT

With the rapid development of electronic technology, FPGA(Field Programmable Gate Array) based on programmable logic device such as PAL、EPLD is widely used in many aspects of our world. It occurs as part of a special integrated circuit in the field of a half custom circuit, not only solving the shortage of custom circuit, but solving the limit of the original programmable device gate number. As is known to us , FPGA is widely used in the communication, data process, network, instrument, industrial control, military, and aerospace.

How to realize the fast sequential convergence、low power consumption、cost、the optimization of clock management and reduce the complexity of the design of FPGA and PCB is always the key problem for engineers . Nowadays, with the development of higher density 、greater capacity、lower power consumption FPGA, Very large scale integrated circuit develops rapidly. The scale of system on a chip is larger and larger, making it more and more complex to design SoC. Using the IP core reuse technology can simplify the design of multifunction chip. Exploiting IP core b e c o m e s i m p o r t a n t a p p r o a c h w h i l e designing the system on chip.

Key words:FPGA, integrated circuit, IP core

目录

一、前言 (1)

二、主题 (3)

2.1 FPGA发展趋势 (3)

2.2 FPGA的一些基本类型： (3)

2.3 IP核的现状和发展趋势 (5)

2.3.1 IP的主要来源 (5)

2.3.2 IP核的分类 (6)

2 .4 IP开发 (7)

2.4.1 IP的基本特征 (7)

2.4.2 IP开发流程 (7)

2.4.3 IP设计的四大阶段 (8)

2.5 Verilog HDL语言特点及优势 (9)

三、总结 (10)

参考文献 (11)

一、前言

随着超大规模集成电路技术的不断发展，集成电路的集成度越来越高,，片上系统(SoC) 的规模越来越大, 因此片上系统的设计变得越来越复杂。由于采用IP 核复用技术可以简化多功能芯片的设计, 开发IP 核成为当前片上系统的重要设计手段。

目前以硬件描述语言（Verilog 或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。

FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，但是功耗较低。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。

IP 是知识产权模块( in tellectual p ropertyb lock ) 的简称，定义为密封在硬件设计中的可重复利用的软件。在电子工业上通常把IP 核分为软核、硬核和固核三种。软核包括逻辑描述(RTL和门级Verilog HDL 代码)、器件内部连线表和不能用外部仪器进行的可测性设计。软核可经用户修改，以实现所需要的电路系统，它主要用于接口、编码、译码、算法和信道加密等对速度性能要求范围较宽的复杂系统。硬核的设计与工艺已完成且不能更改，其具体形式有存储器、模拟电路和总线器件等。用户得到的硬核仅是产品功能而不是产品设计，因此，硬核设计的知识产权的保护也较简单。固核是一种介于软核与硬核之间的IP，可根据用户要求作部分修改。固核允许用户重新定义关键的性能参数，有的内部连线表也可以重新优化，其使用流程与软核相同。

软核开发工作量较小，因此一般开发成本较低，柔性大，如可增加特性或选择工艺并

容易从一个工艺向另一个工艺转移，且性能可提高，但可预测性差。硬核的开发成本最高，柔性小，但性能一定并具有可预测性，更重要的是上市时间短，易于使用。固核介于硬核与软核之间，IP 用户将从实用、性能、价格、上市时间等各种因素综合考虑选择IP。软核和硬核的设计工作量、设计预测性和性能的差异是由它们不同的设计流程所决定的为了加快产品的研发进度，基于芯核的设计已成为EDA发展的必然趋势。IP 核重复利用具有可以提高设计能力，节省设计劳力，有效填平8051和uart串口的设计与制造之间鸿沟；大大缩短上市周期;更好地利用现有的工艺技术，降低成本等诸多优点。那么基于IP 复用技术的设计方法将会提高SoC 的开发效率，并逐渐成为了21世纪集成电路技术的必然趋势。然而，随着系统复杂度的提高，如何提高IP 的可复用性成为设计人员必须面对的问题。

本文对FPGA的发展及IP核的应用做一个具体的介绍。

二、主题

2.1 FPGA发展趋势

FPGA( Field Programmable GateArray)，通过软件编程对目标器件的结构和工作方式进行重构,能随时对设计进行调整。具有集成度高、结构灵活、开发周期短、快速可靠性高等特点。先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统的前景将日趋光明。

时至今日，FPGA市场的主要业者仅剩数家，包括Altera、Xilinx、Actel、Atmel、Lattice、QuickLogic等。但FPGA领域依然有新兴业者出现，例如Achronix Semiconductor、MathStar等。且除了单纯数字逻辑性质的可程序逻辑装置外，混讯、模拟性质的可程序逻辑装置也展露头角，例如Cypress Semiconductor的PSoC(Programmable System-on-Chip)即具有可组态性的混讯电路，或如Actel公司也提出可程序化的混讯芯片：Fusion，或者也有业者提出所谓的现场可程序化模拟数组(Field Programmable Analog Array；FPAA)等，相信这些都能为可程序化芯片带来更多的发展动能。

2.2 FPGA的一些基本类型：

(1)大容量、低电压、低功耗FPGA

大容量FPGA是市场发展的焦点。FPGA产业中的两大霸主：Altera和Xilinx在超大容量FPGA上展开了激烈的竞争。2007年Altera推出了65nm工艺的StratixIII系列芯片，其容量为67200个L E (Logic Element，逻辑单元)，Xilinx推出的65nm工艺的VitexVI

系列芯片，其容量为33792个Slices (一个Slices约等于2个L E)。采用深亚微米(DSM)的半导体工艺后,器件在性能提高的同时，价格也在逐步降低。由于便携式应用产品的发展，对FPGA的低电压、低功耗的要日益迫切。因此，无论那个厂家、哪种类型的产品,都在瞄准这个方向而努力。

(2)系统级高密度FPGA

随着生产规模的提高,产品应用成本的下降，FPGA的应用已经不是过去的仅仅适用于系统接口部件的现场集成，而是将它灵活地应用于系统级设计之中。在这样的背景下，国际主要FPGA厂家在系统级高密度FPGA的技术发展上，主要强调了两个方面：FPGA的IP硬核和IP软核。当前具有IP内核的系统级FPGA的开发主要体现在两个方面：一方面是FPGA厂商将IP硬核(指完成版图设计的功能单元模块)嵌入到FPGA器件中，另一方面是大力扩充优化的IP软核，用户可以直接利用这些预定义的、经过测试和验证的IP核资源,有效地完成复杂的片上系统设计。

(3) FPGA和ASIC出现相互融合

虽然标准逻辑ASIC芯片尺寸小、功能强、功耗低，但其设计复杂，并且有批量要求。FPGA价格较低廉，能在现场进行编程，但它们体积大、能力有限，而且功耗比ASIC大。正因如此，FPGA和ASIC正在互相融合，取长补短。随着一些ASIC制造商提供具有可编程逻辑的标准单元，FPGA制造商重新对标准逻辑单元发生兴趣。

（4）动态可重构FPGA

动态可重构FPGA是指在一定条件下芯片不仅具有在系统重新配置电路功能的特性，而且还具有在系统动态重构电路逻辑的能力。对于数字时序逻辑系统，动态可重构FPGA 的意义在于其时序逻辑的发生不是通过调用芯片内不同区域、不同逻辑资源来组合而成，而是通过对FPGA进行局部的或全局的芯片逻辑的动态重构而实现的。动态可重构FPGA 在器件编程结构上具有专门的特征，其内部逻辑块和内部连线的改变，可以通过读取不同的SRAM中的数据来直接实现这样的逻辑重构，时间往往在纳秒级，有助于实现FPGA

系统逻辑功能的动态重构【2】。

2.3 IP核的现状和发展趋势

IP核是将一些在数字电路中经常使用但比较复杂的功能块，如FIR滤波器、SDRAM 控制器、PCI接口等设计成可修改参数的模块。随着CPLD/FPGA的规模越来越大，设计越来越复杂，调用IP核能避免重复劳动，大大减轻工程师的负担，因此使用IP核是数字电路设计的一个发展趋势。

2.3.1 IP的主要来源

来源一：芯片设计公司的自身积累

传统IDM公司或Fabless设计公司在多年的芯片设计中往往有自身的技术专长，如Intel的处理器技术、TI的DSP技术、Motorola的嵌入式MCU技术、Trident的Graphics 技术等。这些技术成功地开发了系列芯片，并在产品系列发展过程中确立了设计重用的原则，一些成功设计成果的可重用部分经多次验证和完善形成了IP。这些IP往往是硬核，如果这类硬核作为可提供给其他芯片设计公司使用的IP，就成了商品化的IP。

来源二：Foundry的积累

Foundry 厂商是没有自身芯片产品的芯片代加工厂，但Foundry厂商为了吸引更多的芯片设计公司投片，往往设立后端设计队伍，来配合后端设计能力较弱的芯片设计公司开展布局布线工作。这支设计队伍也积累了一定的芯片设计经验，并积累了少量的IP(主要是Memory、EEPROM和FlashMemory等)，这些IP可以被需要集成或愿意在该Foundry 流片的公司采用。

来源三：专业IP公司

这是20世纪90年代中期兴起的，迎接SoC时代到来的设计公司。这类公司的特点是已经认识到将自身多年积累的IP资源转化成商品的商业价值，因此，它们不仅提供已经成熟的IP，同时针对当前的技术热点、难点开发芯片设计市场急需的IP核。它们提供的

IP同样有硬核、固核、软核之分，但通过与Foundry 厂合作，及时对所开发的IP核进行流片验证是IP硬核供应商的通行做法，这也是IP核及早面市的必要措施。

ARM、Motorola、MIPS是提供嵌入式MCUIP核的主要专业公司；LEDA是模拟、混合信号IP硬核的最主要供应商，它同时还针对当前通信市场的需求开发并提供宽带应用、蓝牙和光通信(SONET/SDH)的IP核。上述这些公司都是当今芯片设计行业中专业IP供应商的代表。这些专业IP供应商的业务重点是开发IP核，对于进入自身所不熟悉的地区，则往往通过与当地的芯片设计服务公司结成合作伙伴或战略联盟来实现。

来源四：EDA厂商

在美国，EDA厂家也是提供IP资源的一个主要渠道，占到IP交易量的10%左右。主要的EDA厂商为了提供更适合SoC设计的平台，在其工具中集成了各类IP核以方便用户的IP嵌入设计，这些IP核基本是以软核形式出现。EDA厂商也并不直接设计开发IP核，而是与一些提供IP软核的设计公司合作，提供一种集成IP核的设计环境。

由于集成的IP核多为软核，用户还要对这些软核做综合、时序分析、验证等工作，对用户的"及时上市"要求没有本质性改善，在IP核的支持、服务方面也存在诸多不便。因此，在国内的EDA厂家目前仍以经营EDA工具为主，从人员配备上讲，几乎没有提供IP资源的服务力量。

2.3.2 IP核的分类

IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种IP内核实现方法也各具特色。

长期以来，单片机以其性价比高、体积小、功能灵活等方面的独特优点被广泛应用。但受其内部资源的限制，单片机需要在片外扩展相关资源。为了达到处理速度和控制灵活性方面的需求，采用微控制器和可编程逻辑器件设计单片机嵌入式系统。随着现场可编程逻辑阵列(FPGA)及EDA技术的发展，百万门级的FPGA、可重构的嵌入式MCU核、功

能复杂的IP核及各种功能强大的EDA工具的出现，实现将MCU、存储器和一些外围电路集成到一个芯片成为可能。随着IP核技术在FPCA中的应用，特别是MCU IP核技术的发展。出现了性能不同的嵌入式MCU软核。针对8051MCU的应用前景，出现了几个比较典型的805l IP核，如DW8051核．OpenCore组织的0C8051核及T51核，MC805l 核等。这些IP核都是采用HDL语言描述的软MCU内核，其与工艺无关，能够在多种FPGA 上进行逻辑综合及实现。

2 .4 IP开发

2.4.1 IP的基本特征

IP的本质特征是可重用性，其通常必然满足以下基本特征：一是通用性好，二是正确性有100％的保证，三是可移植性好。通用性好是指IP的功能在某一应用领域广泛通用，IP的实现一般满足子功能可配置、甚至可编程的特点，如最常见的IP嵌入式CPU模块就具有非常好的通用性。正确性有百分之百的保证是指IP的实现严格遵守一系列的可重用设计开发规范，IP的验证用例具有完备性，功能覆盖率、测试覆盖率都能够达到100％；并能够完全覆盖IP工作的临界条件，提供相应的大流量测试、随机性测试、甚至能够提供软硬件协同仿真的测试环境等。可移植性好是指IP的实现如行为描述、网表、GDSII文件具有可移植性，其设计输入可以在不同的开发平台上重现；综合用批处理文件具有可移植性，IP的综合结果可以用不同的综合工具，在不同的综合库条件下正确重现；仿真用测试用例可重用，测试环境可以很方便的重现，IP的验证可以用不同的仿真器，在不同的仿真库条件下重现。

2.4.2 IP开发流程

IP开发的流程主要包括两条主线：IP设计和IP验证。IP设计流程一般可划分为确定规格和模块划分、子模块的定义和设计、顶层模块的设计、产品化等四个阶段。IP验证

流程包括了建立参照模型、建立测试平台和准备验证用例、回归测试、形式验证。

2.4.3 IP设计的四大阶段

(1) 确定规格和划分模块IP的规格至少包含以下内容：概述、功能需求、性能需求、物理需求、详细的结构模块框图、对外系统接口的详细定义、可配置功能详细描述、需要支持的制造测试方法、需要支持的验证策略等。确定规格的过程一般又包括行为建模进行功能论证，可行性分析就性能和成本进行折中等活动。划分模块是指规划师在给出IP 结构模块框图的同时，对于每个子模块给出一个详细的功能描述，同时必须明确子模块之间的接口的时序要求。确定规格和划分模块是IP开发是否成功最为关键的一步。

(2) 子模块定义和设计设计小组对所有子模块的规格进行讨论和审查，重点检查时序接口和功能接口的一致性。测试TL代码、编写时间约束文件、综合的批处理文件、子模块验证用测试平台（testbench）和测试套件（test suite）等。当这些工作完成并通过代码规范性检查、测试覆盖率检查、功能覆盖率检查、性能分析包括DFT、STA检查、功耗分析检查等验收以后，这个子模块就可用来与其他模块一起集成了。

(3) 顶层模块设计顶层模块的设计就是把子模块集成起来，产生顶层模块，并对它做综合处理和功能验证。综合过程包括编写综合的批处理文件，在不同的参考库上综合，针对在制造上的可测试性插入扫描链、ATPG，并进行最终的性能分析和功耗分析等。验证过程包括根据由行为模型发展来的测试向量对顶层模块进行仿真测试，针对IP模块的可配置选项进行多种配置条件下的回归测试，利用仿真工具检验测试向量的覆盖率等。

(4) IP的产品化IP产品化的过程包括以下几个部分：提供IP设计和验证用testbench，用商用转换器进行打包提交，但转换后需要重新验证，比如做回归测试以确保转换有效，并强调在几个主流仿真器上做仿真，在几种主要工艺库上做综合，做门级仿真，做形式验证以保证网表和RTL级的一致性，产生或更新用户文档等。如果是硬IP的开发，还需要在顶层模块（软IP）的基础上进行布局布线，版图提取，时序分析和形式验证，集成到试用该IP的原型芯片内进行试制投片，并在演示板上得到验证。

2.5 Verilog HDL语言特点及优势

Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。与之相比，VHDL的学习要困难一些。

三、总结

IP 软核由Verilog HDL 硬件描述语言写成，可读性好，容易按用户条件修改，方便测试，可与任何综合库、工艺库以及FPGA 结合开发出用户需要的固核和硬核，因此易于推广使用。IP 软核还易于升级，具有很好的可持续发展性，从IP 软核入手可以建立包括软核、固核和硬核的完整IP 库。而固核和硬核就很难做到这一点，这是进行IP 软核设计的优越性。

参考文献

[1] Cyclone II Device Family Data Sheet.pdf

https://www.360docs.net/doc/6e8474156.html,/literature/lit-cyc2.jsp

[2] FPGA发展趋势https://www.360docs.net/doc/6e8474156.html,/view/f767ea38376baf1ffc4fadae.html

[3] IP核.百度百科https://www.360docs.net/doc/6e8474156.html,/view/677617.htm

[4] 刘伟峰，庄奕琪，刘锋，何威，王英力.Design of a High Performance Embedded

UART

[5] 夏宇闻. verilog 数字系统设计教程 . 北京：北京航空航天大学出版社出版,2008,10(2)

[6] 潘松、黄继业《EDA技术实用教程》科学出版社2006.9.

[7] 百度百科https://www.360docs.net/doc/6e8474156.html,/view/196461.htm#3

[8] HB128128M1.pdf https://www.360docs.net/doc/6e8474156.html,/product/list/3481.html

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第5 期

[10] 黄建军.王金明.于坚.基于FPGA 的8051 IP 核的设计与应用2008 年6 月第29 卷

第2 期

[11] 万晓华.钟夏.陈建勋.8051 IP 核的应用开发系统研究(武汉科技大学) 2008 年第24

卷第6-2 期