数电--电子秒表实验

实验三、四电子秒表设计

一、实验目的

1.学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用

2.学习电子秒表的调试方法

二、实验设备

1. +5V直流电源

2. 双踪示波器

3. 直流数字电压表

4. 数字频率计

5. 单次脉冲源

6. 连续脉冲源

7. 逻辑电平开关8. 逻辑电平显示器

9. 译码显示器10. 74LS00×2、555×1、74LS90×3

11.电位器、电阻、电容若干

三、实验原理

图4.6.1为电子秒表的电原理图。按功能分成四个单元电路进行分析。

1. 基本RS触发器

图4.6.1中单元I为用集成与非门构成的基本RS触发器。属低电平直接触发的触发器，有直接置位、复位的功能。

它的一路输出Q作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信号。

按动按钮开关K2（接地），则门1输出Q＝1；门2输出Q＝0，K2复位后Q、Q状态保持不变。再按动按钮开关K1 ,则Q由0变为1，门5开启, 为计数器启动作好准备。Q由1变0，送出负脉冲，启动单稳态触发器工作。

基本RS触发器启动和停止秒表电子秒表工作。

2. 单稳态触发器

图4.6.1中单元Ⅱ为用集成与非门构成的微分型单稳态触发器。

单稳态触发器的输入触发负脉冲信号V i由基本RS触发器Q端提供，输出负脉冲V O通过非门加到计数器的清除端R。

静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻R Off 。定时元件RC 取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时，可以省去输入微分电路的R P和C P。

单稳态触发器为电子秒表提供计数器提供清零信号。

图4.6.1 电子秒表原理图

3. 时钟发生器

图4.6.1中单元Ⅲ为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。

调节电位器R W，使在输出端3获得频率为50HZ的矩形波信号，当基本RS触发器Q ＝1时，门5开启，此时50Hz脉冲信号通过门5作为计数脉冲加于计数器（1）的计数输入端CP2。

4. 计数及译码显示

二—五—十进制加法计数器74LS90构成电子秒表的计数单元，图4.6.1中单元Ⅳ所示。其中计数器1接成五进制形式，对频率为50Hz的时钟脉冲进行五分频，在输出端Q D取得周期为0.1s的矩形脉冲，作为计数器（2）的时钟输入。计数器（2）及计数器（3）接成8421码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示

0.1～0.9s；1～9.9s计时。

四、实验内容

由于实验电路中使用器件较多，实验前必须合理安排各器件在实验装置上的位置，使电路逻辑清楚，接线较短。实验时，应按照实验任务的次序，将各单元电路逐个进行接线和调试，即分别测试基本RS触发器、单稳态触发器、时钟发生器及计数器的逻辑功能，待各单

元电路工作正常后，再将有关电路逐级连接起来进行测试，直到测试电子秒表整个电路的功能。

这样的测试方法有利于检查和排除故障，保证实验顺利进行。

1、基本RS触发器的测试

测试方法参考第三章电工电子基础实验十九。

2.单稳态触发器的测试

（1）静态测试

用直流数字电压表测量A、B、D、F各点电位值。并记录。

（2）动态测试

输入端接1kHz连续脉冲源，用示波器观察并描绘D点（V D、）F点（V F）波形，如单稳输出脉冲持续时间太短，难以观察，可适当加大微分电容C（如改为0.1μF），待测试完毕，再恢复4700pF。

3. 时钟发生器的测试

测试方法，用示波器观察输出电压波形并测量其频率，调节R W，使输出矩形波频率为50Hz。

4. 计数器的测试

（1）计数器（1）接成五进制形式，R O（1）、R O（2）、S9（1）、S9（2）接逻辑开关输出插口，CP2接单次脉冲源,CP1接高电平“1”，Q D～Q A接实验设备上译码显示输入端D、C、B、A,逻辑功能，并记录。

（2）计数器（2）及计数器（3）接成8421码十进制形式，同内容（1）进行逻辑功能测试。并记录。

（3）将计数器（1）、（2）、（3）级连，进行逻辑功能测试。并记录。

5. 电子秒表的整体测试

各单元电路测试正常后，按图4.6.1把几个单元电路连接起来，进行电子秒表的总体测试。

先按一下按钮开关K2，此时电子秒表不工作，再按一下按钮开关K1，则计数器清零后便开始计时，观察数码管显示计数情况是否正常，如不需要计时或暂停计时，按一下开关K2，计时立即停止，但数码管保留所计时之值。

6. 电子秒表准确度的测试

利用电子钟或手表的秒计时对电子秒表进行校准。

五、预习报告

1. 复习数字电路中RS触发器，单稳态触发器、时钟发生器及计数器等部分内容。

2. 除了本实验中所采用的时钟源外，选用另外两种不同类型的时钟源，可供本实验用。画出电路图，选取元器件。

3. 列出电子秒表单元电路的测试表格。列出调试电子秒表的步骤。

六、实验报告

1. 总结电子秒表整个调试过程。

2. 分析调试中发现的问题及故障排除方法。

北邮数字电路综合实验报告

数字电路综合实验报告简易智能密码锁一、实验课题及任务要求设计并实现一个数字密码锁，密码锁有四位数字密码和一个确认开锁按键，密码输入正确，密码锁打开，密码输入错误进行警示。基本要求： 1、密码设置：通过键盘进行4 位数字密码设定输入,在数码管上显示所输入数字。通过密码设置确定键（BTN 键）进行锁定。 2、开锁：在闭锁状态下，可以输入密码开锁，且每输入一位密码，在数码管上显示“-”，提示已输入密码的位数。输入四位核对密码后，按“开锁”键，若密码正确则系统开锁，若密码错误系统仍然处于闭锁状态，并用蜂鸣器或led 闪烁报警。 3、在开锁状态下，可以通过密码复位键（BTN 键）来清除密码，恢复初始密码“0000”。闭锁状态下不能清除密码。 4、用点阵显示开锁和闭锁状态。提高要求： 1、输入密码数字由右向左依次显示，即：每输入一数字显示在最右边的数码管上,同时将先前输入的所有数字向左移动一位。 2、密码锁的密码位数（4~6 位）可调。

3、自拟其它功能。二、系统设计 2.1系统总体框图 2.2逻辑流程图

2.3MDS图 2.4分块说明程序主要分为6个模块：键盘模块，数码管模块，点阵模块，报警模块，防抖模块，控制模块。以下进行详细介绍。 1.键盘模块本模块主要完成是4×4键盘扫描，然后获取其键值，并对其进行编码，从而进行按键的识别，并将相应的按键值进行显示。键盘扫描的实现过程如下：对于4×4键盘，通常连接为4行、4列，因此要识别按键，只需要知道是哪一行和哪一列即可，为了完成这一识别过程，我们的思想是，首先固定输出高电平，在读入输出的行值时，通常高电平会被低电平拉低，当当前位置为高电平“1”时，没有按键按下，否则，如果读入的4行有一位为低电平，那么对应的该行肯定有一个按键按下，这样便可以获取到按键的行值。同理，获取列值也是如此，先输出4列为高电平，然后在输出4行为低电平，再读入列值，如果其中有哪一位为低电平，那么肯定对应的那一列有按键按下。由此可确定按键位置。

数字秒表的设计与实现实验报告

电子科技大学《数字秒表课程设计》姓名: xxx 学号：学院：指导老师：xx

摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。关键词：FPGA, VHDL, EDA, 数字秒表

目录第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)

第一章引言数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。

北京邮电大学数电实验一实验报告

北京邮电大学数字电路与逻辑设计实验学院：班级：作者：学号：

实验一 Quartus II原理图输入法设计一、实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板三、实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。四、设计思路和过程（1）半加器的设计半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。在数字电路设计中，最基本的方法是不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。 1．列出真值表半加器的真值表见下表。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。

2 该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下函数的逻辑表达式为：SO=AI⊕BI CO=AB 所以，可以用一个两输入异或门和一个两输入与门实现。

“秒表测时”实验报告Word版

“秒表测时”实验报告一、实验任务利用秒表对电脑主机主要元件装配作业进行测时，计算标准时间二、实验目的 1、掌握秒表测时技术； 2、掌握标准时间的制定原理、方法、程序和步骤； 3、学会正确划分各测时单元及其计时点，并学会确定正确的宽放率； 4、掌握必要的软件工具。三、实验原理 1、秒表测时的定义 2、秒表测时的用途 3、测时单元的划分四、实验设备、仪器、工具及资料 1、电脑主机 2、计算机 3、装拆工具、笔、纸、记录表格 4、秒表、计算器五、实验过程 1、实验分组，每四人一组，两人负责装配产品，两人负责观测记录 2、收集资料，实验准备，布置工作地 3、划分操作单元，确定计时点 4、测时采用连续法记录时间研究，在现场记录时用铅笔填写秒表读数“W.R”，见附件：时间研究表（一）。计算基本时间“B.T”。 4、填写时间研究表（二），剔除异常值，用三倍标准法决定正常值范围（正常值范围在x±3σ内）。 5、决定宽放时间取宽放率为：15%。宽放时间=正常时间×宽放率

6、计算标准时间：标准时间=平均操作时间×评比系数+宽放时间六、整理时间研究表（一）和时间研究表（二）时间研究表（一）（现场记录）

时间研究表（二）（统计表）

七、绘制管制界限图对每一个操作单元进行异常值剔除，选取其中一个操作单元绘制其管制界限图 1、剔除异常值（1）、操作单元1： n X X n i i ∑== 1 11（其中n=8）计算得69.71=X n X X n i i ∑=-= 1 2 111)(σ 计算得=1σ 1.48 正常值为σ3±X 之内，即在（3.25，12.13）之间，所以操作单元1无异常值（2）、操作单元2： n X X n i i ∑== 1 22（其中n=8）计算得=2X 6.79 n X X n i i ∑=-= 1 2 222)(σ 计算得=2σ0.28 正常值为σ3±X 之内，即在（5.95，7.63）之间，所以操作单元2无异常值（3）、操作单元3： n X X n i i ∑== 1 33（其中n=8）计算得=3X 6.42 n X X n i i ∑=-= 1 2 333)(σ 计算得=3σ0.32 正常值为σ3±X 之内，即在（5.46，7.38）之间，所以操作单元3无异常值（4）、操作单元4： n X X n i i ∑== 1 44（其中n=8）计算得=4X 6.55 n X X n i i ∑=-= 1 2 444)(σ 计算得=4σ0.90

简易秒表设计实验报告

实验报告系别信工系专业班级姓名学号简易秒表设计实验目的： 1、熟悉Keil C51软件的使用方法及proteus 仿真软件的使用； 2、综合运用所学的理论知识（数码管、按键），通过实践加强对所学知识的理解，具备设计单片机应用系统的能力。 3、通过本次试验，增强自己的动手能力。认识单片机在日常生活中的应用的广泛性，实用性。设计要求：制作简易秒表，用三个按键分别实现秒表的启动、停止与复位，利用两位共阴级的数码管显示时间。设计思路：硬件设计：数码管部分采用2位共阴极的数码管，在P0口接上拉电阻，公共端低电平扫描。按键电路部分，将按键一侧与单片机任一I/O 口相连。软件设计：模块化思想，使用定时器T0的工作方式1，编写显示子程序，延时子程序，初始化程序，主程序设计时注意按键消抖。原理图： XTAL218XTAL119ALE 30EA 31PSEN 29RST 9P0.0/AD0 39P0.1/AD1 38P0.2/AD2 37P0.3/AD3 36P0.4/AD4 35P0.5/AD5 34P0.6/AD6 33P0.7/AD7 32P1.01P1.12P1.23P1.34P1.45P1.56P1.6 7P1.7 8P3.0/RXD 10P3.1/TXD 11P3.2/INT0 12P3.3/INT1 13P3.4/T0 14P3.7/RD 17P3.6/WR 16P3.5/T1 15P2.7/A15 28P2.0/A8 21P2.1/A9 22P2.2/A10 23P2.3/A11 24P2.4/A12 25P2.5/A13 26P2.6/A14 27U1AT89C51C1 1nF C21nF R110k C31uF 234567891 RP1 RESPACK-8 源代码： #include<>

秒表实验报告

实验三：秒表实验报告一、实验目的 1、了解74ls273的工作原理； 2、看懂8086工作的时序图，并且掌握8086总线的技术； 3. 通过此实验，熟悉protues7.9的基本操作和工作环境以及MASM32文件的建立与运行；二、实验原理用74ls273扩展IO口，通过片选信号和写信号奖数据总线上的值锁存在273中，同时在273的输出端口输出，当数据总线上的值撤销以后，由于74ls273能够锁存信号，所以273的输出端保持不变，直到下次有新的数据被锁存，通过按键可以控制数据的变化，cpu根据按键变化控制输出，通过总线就可以控制数码管的变化，显示出秒表的效果。 3、实验步骤 1、根据实验目的及内容在proteus画出电路图，如下图所示 2、画好电路图后用汇编软件，按要求写出实验代码，代码如下: .MODEL SMALL .8086 .stack .code

.startup MOV DX,0200H LOOP0: MOV BL,SEC AND BX,000FH MOV SI,BX MOV AL,SITUATION[SI] MOV BL,SEC AND BX,00F0H MOV CL,4 SHR BX,CL MOV SI,BX MOV AH,SITUATION[SI] OUT DX,AX CALL DELAY MOV AL,SEC ADD AL,1 DAA MOV SEC,AL CMP SEC,60H JB LOOP0 MOV SEC,0 JMP LOOP0 DELAY PROC NEAR PUSH BX PUSH CX MOV BX,50 DEL1: MOV CX,5882 DEL2: LOOP DEL2 DEC BX JNZ DEL1 POP CX POP BX RET DELAY ENDP .data SEC DB 00H

北京邮电大学数字电路实验报告

北京邮电大学数字电路与逻辑设计实验实验报告实验名称：QuartusII原理图输入法设计与实现学院：北京邮电大学班级：姓名：学号：

一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门实现一个全加器，仿真验证其功能，并能下载到实验板上进行测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输出值s,co ：a 为被加数，b 为加数，ci 为低位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块

电子秒表电路实验报告1

电子技术课程设计报告设计题目：电子秒表院（部）：物理与电子信息学院专业班级：电子信息工程学生姓名: 学号: 指导教师: 摘要

秒表应用于我们生活、工作、运动等需要精确计时的方面。它由刚开始的机械式秒表发展到今天所常用的数字式秒表。秒表的计时精度越来越高，功能越来越多，构造也日益复杂。本次数字电路课程设计的数字式秒表的要求为：显示分辨率为1s/100，外接系统时钟频率为100KHz；计时最长时间为60min，五位显示器，显示时间最长为59m59.99s；系统设置启／停键和复位键。复位键用来消零，做好计时准备、启／停键是控制秒表起停的功能键。针对上述设计要求，先前往校图书馆借阅了大量的数字电路设计方面的书籍，以及一本电子元件方面的工具书，以待查阅各种设计中所需要的元件。其次安装并学习了数字电路设计中所常用的Multisim仿真软件，在课程设计过程的电路图设计与电路的仿真方面帮助我们发现了设计电路方面的不足与错误之处。关键字：555定时器十进制计数器六进制计数器多谐振荡器

目录 1.选题与需求分析 (1) 1.1设计任务 (1) 1.2 设计任务 (1) 1.3设计构思 (1) 1.4设计软件 (2) 2.电子秒表电路分析 (3) 2.1总体分析 (3) 2.2电路工作总体框图 (3) 3.各部分电路设计 (4) 3.1启动与停止电路 (4) 3.2时钟脉冲发生和控制信号 (4) 3.3 设计十进制加法计数器 (6) 3.4 设计六进制加法计数器 (7) 3.5 清零电路设计 (8) 3.7 总体电路图： (10) 4 结束语与心得体会 (12)

实验九电子秒表

实验九电子秒表一、实验目的 1、学习数字电路中基本ＲS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。２、学习电子秒表的调试方法。二、实验原理图形１７－１为电子秒表的电原理图。按功能分成四个单元电路进行分析。１、基本RＳ触发器图形１7-1中单元I为用集成与非门构成的基本RＳ触发器。属低电平直接触发的触发器，有直接置位、复位的功能。它的一路输出Ｑ作为单稳太触发器的输入,另一跟路输出Q作为与非门5的输入控制信号。按动按钮开关K2(接地)，则门1输出＝１；门2输出Q=０,Ｋ2复位后Q、状态保持不变。再按动按钮开关K1；则Q由0变为１,门5开启,为计数器启动作为准备。由1变０,启动单稳态触发器工作。基本RS触发器在电子秒表中的职能是启动和停止秒表的工作。２、单稳态触发器图１7-1中单元II为用集成与非门构成的微分型单稳态触发器，图17－２为各点波形图。单稳态触发器的输入触发脉冲信号V1由基本RＳ触发器端提供,输出负脉冲Ｖ0通过非门加到计数器的清除端R。静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻R OFＦ。定时元件RC取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时,可以省去输入微分电路的RＰ和C P。单稳态触发器在电子秒表中的职能是为计数器提供清零信号。图1７-1 电子秒表原理图 3时钟发生器

图1７-１中单元IＩＩ为用５55定时器构成的多谐振荡器,是一种性能较好的时钟源。调节电位器ＲW，使在输出端3获得频率为5０ＨZ的矩形波信号，当基本ＲS触发器Ｑ＝1时，门5开启,此时50HＺ脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP２。３、计数及译码显示二—五—十进制加法计数器74LS9０构成电子秒表的计数单元,如图１7—1中单元IV所示。其中计数器①接成五进制形式,对频率为50HＺ的时钟脉冲进行五分频,在输出端QD 取得周期为0.1S的矩形波脉冲,作为计数器②的时钟输入。计数器②及计数器③接成84２1码十进制形式,其输出端与实验装置上译码显示单元的相应输入端连接，可显示０.1~0.9秒；1~9．９秒计时。注：集成异步计数器74ＬS9０ 7４LS９0是异步二—五—十进制加法计数器,它既可以作二进制加法计数器,又可以作五进制和十进制加法计数器。图17—３为74LS９0引脚排列,表17—1为功能表。通过不同的连接方式,7４LS9０可以实现四种不同的逻辑功能;而且还右借助R０（1）、R0(2)对计数器清零,借助S９(1）、S9(２)将计数器置9。其具体功详述如下: （1）计数脉冲从CP1输入,Q A作为输出端,为二进制计数器。（2）计数脉冲从CＰ2输入,Q D Q L Q H作为输出端，为异步五进制加法计数器。（3）若将CP2和ＱA相连，计数脉冲由CP1输入,Q D、Q C、Q B、Q A作为输出端,则构成异步84２1码十进制加法计数器。（4）若将CＰ１与QＤ相连,计数脉冲由CP２输入,Q A、Q D、QＣ、QＢ作为输出端,则构成异步54２1码十进制加法计数器。（5）清零、置9功能。 a)异步清零当R０(1）、R0（2）均为“1”;Ｓ9(1)、Ｓ9（2)中有“0”时,实现异步清零功能，即Q D ＱC QＢＱA＝００00。 b)置9功能当S９（１）、S9(2）均为“1”;R0（1）、R0（2）中有“0”时,实现置9功能，即Q D Q C ＱB QＡ =1０01．表１7-１

北邮数电实验报告

北京邮电大学实验报告实验名称：数字电路与逻辑设计实验报告学院：信息与通信工程学院班级：姓名：学号：序号：日期：

实验三:用VHDL语言设计与实现逻辑电路一、实验内容 1. 用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验版测试。要求用按键设定输入信号，发光二极管显示输出信号； 2.用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器，仿真验证其功能； 3.将（1），（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。二、模块端口说明及连接图 1.分频器 2. 计数器 clk: 时钟输入信号 clk: 时钟信号输入 clear: 复位信号输入 clear: 复位信号输入 clk_out: 时钟分频后的信号输出 q: 计数器的输出 3.数码管显示 b: 数码管的输入信号 seg: 译码显示输出 onoff: 数码管的输出控制

4.连接图三、实验分析 1.设计思路本实验将之前的分频器和计数器以及数码管显示模块组合起来，实现了单个数码管现显示0~9，每隔0.5s切换一次显示内容。 COMPONENT div_12实现了时钟分频，将50MHz的单片机晶振时钟进行分频，输出频率2HZ占空比50%的方波时钟，以此时钟作为内部时钟驱动计数器。 COMPONENT jishuqi是一个十进制计数器，NUM从“0000”到“1001”循环变化，模为10。计数器的输出传递给数码管译码显示电路。 COMPONENT seg7_1是数码管译码显示电路，将收到的信号NUM译码并控制数码管的段锁存来控制数码管的显示。整体来看，div-12提供了分频后2Hz的时钟，驱动计数器计数，计数的结果作为数码管译码显示模块的输入，根据计数器实时的数进行数码管的显示。综合起来就实现了设计的功能。在进行电路的连接时，可直接在代码中分成三个进程来实现，也可通过为每个模块建立符号，连接电路图来实现。 2. 具体代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpinjishu IS PORT( clear2 :IN STD_LOGIC; clk1:IN STD_LOGIC; b1:OUT STD_LOGIC_VECTOR(6 downto 0); CAT:OUT STD_LOGIC_VECTOR(7 downto 0) );

单片机秒表实验报告

安徽科技学院机电与车辆工程学院《电子电路课程综合实训》验收材料题目: 电子秒表姓名(学号) 胡斌1609110208 李绪1609110214 王增龙1609110227 段鑫鹏专业: 电气工程及其自动化班级: 112班指导教师：叶爱芹 2013 年 12 月 29日

目录第一章单片机课程设计任务书 (1) 一、目的意义 (1) 二、设计时间、地点和班级 (1) 三、设计内容 (1) 四、参考电路图形 (2) 五、单片机的相关知识 (3) 第二章硬件设计 (5) 一、单片机简介 (5) 二、电源电路 (5) 三、晶振振荡电路 (5) 四、复位电路 (5) 五、显示电路 (6) 六、键盘电路 (6) 七、硬件主电路图设计 (7) 八、元件清单 (7) 第三章软件设计 (8) 一、软件设计概述 (8) 二、主程序流程图 (8) 三、程序中各函数设计 (8) 四、C语言主程序设计 (10) 第四章课程设计体会 (13) ..

五、单片机相关知识本课题在选取单片机时，充分借鉴了许多成形产品使用单片机的经验，并根据自己的实际情况，选择了AT89C51。 AT89C51单片机采用40引脚的双列直插封装方式。图1.2为引脚排列图，40条引脚说明如下：主电源引脚Vss和Vcc ①Vss接地 ②Vcc正常操作时为+5伏电源外接晶振引脚XTAL1和XTAL2 ①XTAL1内部振荡电路反相放大器的输入端，是外接晶体的一个引脚。当采用外部振荡器时，此引脚接地。 ②XTAL2内部振荡电路反相放大器的输出端。是外接晶体的另一端。当采用外部振荡器时，此引脚接外部振荡源。图1.2 AT89C51单片机引脚图控制或与其它电源复用引脚RST/VPD，ALE/PROG，PSEN和EA/Vpp ①RST/VPD 当振荡器运行时，在此引脚上出现两个机器周期的高电平（由低到高跳变），将使单片机复位在Vcc掉电期间，此引脚可接上备用电源，由VPD向内部提供备用电源，以保持内部RAM中的数据。 ②ALE/PROG正常操作时为ALE功能（允许地址锁存）提供把地址的低字节锁存到外部锁存器，ALE 引脚以不变的频率（振荡器频率的1/6）周期性地发出正脉冲信号。因此，它可用作对外输出的时钟，或用于定时目的。但要注意，每当访问外部数据存储器时，将跳过一个ALE脉冲，ALE 端可以驱动（吸收或输出电流）八个LSTTL电路。对于EPROM型单片机，在EPROM编程期间，此引脚接收编程脉冲（PROG功能）

2016年北邮数电实验报告

数字电路与逻辑设计实验报告学院：电子工程学院班级：姓名：学号：班内序号：

目录（一）实验名称及实验任务要求 (1) （二）模块端口说明及连接图 (2) 1.1实验三(3)模块端口说明 (2) 1.2实验三(3)连接图 (2) 2.1实验四模块端口说明 (2) 2.2实验四连接图 (2) （三）原理图或VHDL代码 (3) 1.实验一(2)原理图 (3) 2.实验三(3)VHDL代码 (4) 3.实验四VHDL代码 (7) （四）仿真波形 (10) 1.实验一(2)仿真波形 (10) 2.实验三(3)仿真波形 (11) 3.实验四仿真波形 (11) （五）仿真波形分析 (11) 1.实验一(2)仿真波形分析 (11) 2.实验三(3)仿真波形分析 (11) 3.实验四仿真波形分析 (11) （六）故障及问题分析 (12) （七）总结和结论 (13)

（一）实验名称及实验任务要求实验一名称：QuartusII原理图输入法设计与实现实验任务要求：EDA基础实验1（1）、（2）、（3）必做，选做VHDL 实现加法器。实验二名称：用VHDL设计与实现组合逻辑电路实验任务要求：四人表决器、8421码转格雷码、数码管译码器（下载测试）。实验三名称：用VHDL设计与实现时序逻辑电路实验任务要求：分频器、8421十进制计数器、将分频器/8421十进制计数器/数码管译码器3个电路进行连接并下载。实验四名称：用VHDL设计与实现相关电路实验任务要求：数码管动态扫描控制器、点阵扫描控制器。

（二）模块端口说明及连接图 1.1实验三(3)模块端口说明 cp：时钟信号输入； rst：8421十进制计数器异步置位； c[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 1.2实验三(3)连接图 2.1实验四模块端口说明 cp：时钟信号输入； rst：8421计数器异步复位； lgt[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 2.2实验四连接图

电子秒表设计实验报告

淮阴工学院《数字电子技术》课程实验期末考核 2014-2015学年第2学期实验名称：电子秒表电路的设计班级：学号：姓名：学院：电子与电气工程学院专业：自动化系别：自动化指导教师：《数字电子技术》实验指导教师组成绩： 2015年07月

电子秒表电路的设计一、实验目的 1 .学习数字电路中基本RS 触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。 2 .学习电子秒表的调试方法。二、实验原理图11 －1 为电子秒表的电原理图。按功能分成四个单元电路进行分析。

1.基本RS 触发器图11 －1 中单元I 为用集成与非门构成的基本RS 触发器。属低电平直接触发的触发器，有直接置位、复位的功能。它的一路输出作为单稳态触发器的输入，另一路输出Q 作为与非门5 的输入控制信号。按动按钮开关K 2（接地），则门1 输出＝1 ；门2 输出Q ＝0 ，K 2 复位后Q 、状态保持不变。再按动按钮开关K 1 , 则Q 由0 变为1 ，门5 开启, 为计数器启动作好准备。由1 变0 ，送出负脉冲，启动单稳态触发器工作。基本RS 触发器在电子秒表中的职能是启动和停止秒表的工作。 2. 时钟发生器图11 －1 中单元Ⅲ为用555 定时器构成的多谐振荡器，是一种性能较好的时钟源。调节电位器 R W ，使在输出端3 获得频率为50HZ 的矩形波信号，当基本RS 触发器Q ＝1 时，门5 开启，此时50HZ 脉冲信号通过门5 作为计数脉冲加于计数器①的计数输入端CP 2 。

图11-2 单稳态触发器波形图图11－3 74LS90引脚排列 3.计数及译码显示二—五—十进制加法计数器74LS90 构成电子秒表的计数单元，如图11 －1 中单元Ⅳ所示。其中计数器①接成五进制形式，对频率为50HZ 的时钟取得周期为0.1S 的矩形脉冲，作为计数器②的脉冲进行五分频，在输出端Q D 时钟输入。计数器②及计数器③接成8421 码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.1 ～0.9 秒；1 ～9 秒计时。注：集成异步计数器74LS90 74LS90 是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。

北邮-数电实验报告

数字电路实验报告学院：信息与通信工程专业：信息工程班级：2013211125 学号：2013210681 姓名：袁普

②：仿真波形图以及分析波形图：波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。

实验二：用VHDL设计和实现组合逻辑电路一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。二：故障及问题分析在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。

实验三：用VHDL设计和实现时序逻辑电路一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then

电子电工综合实验报告

电工电子综合试验——数字计时器实验报告学号：姓名：学院：专业：通信工程

目录一，实验目的及要求二，设计容简介四，电路工作原理简述三，设计电路总体原理框图五，各单元电路原理及逻辑设计 1. 脉冲发生电路 2. 计时电路和显示电路 3. 报时电路 4. 较分电路六引脚图及真值表

七收获体会及建议八设计参考资料一，实验目的及要求 1，掌握常见集成电路实现单元电路的设计过程。 2，了解各单元再次组合新单元的方法。 3，应用所学知识设计可以实现00’00”—59’59”的可整点报时的数字计时器二，设计容简介： 1，设计实现信号源的单元电路。（ KHz F Hz F Hz F Hz F1 4 , 500 3 , 2 2 , 1 1≈ ≈ ≈ ≈ ） 2，设计实现00’00”—59’59”计时器单元电路。 3，设计实现快速校分单元电路。含防抖动电路（开关k1,频率F2,校分时秒计时器停止）。4，加入任意时刻复位单元电路（开关K2）。 5，设计实现整点报时单元电路（产生59’53”,59’55”,59’57”,三低音频率F3,59’59”一高音频率F4）。三，设计电路总体原理框图设计框图：四，电路工作原理简述电路由振荡器电路、分频器、计数器、译码器、显示器、校时电路和报时电路组成。振荡器产生的脉冲信号经过十二级分频器作为秒脉冲，秒脉冲送入计数器，计数器通过“时”、“分”、“秒”译码器显示时间，将分秒计时器分开，加入快速校分电路与防抖动电路，并控制秒计

时器停止工作。较分电路实现对“分”上数值的控制，而不受秒十位是否进位的影响，在60进制控制上加入任意时刻复位电路。报时电路通过1kHz或2kHz的信号和要报时的时间信号进行“与”的运算来实现的顶点报时的，通过两个不同频率的脉冲信号使得在不同的时间发出不同的声响。五，各单元电路原理及逻辑设计（1）脉冲发生电路脉冲信号发生电路是危机时期提供技术脉冲，此次实验要求产生1HZ的脉冲信号。用NE555集成电路和CD4040构成。555定时器用来构成多谐振荡器，CD4040产生几种频率为后面电路使用。实验电路如下（自激多谐振荡电路,周期矩形波发生电路）震荡周期T=0.695(R1+2*R2)C，其中R1=1KΩ，R2=3KΩ，C=0.047uf，计算T=228.67*10-6 s ，f=4373.4Hz产生的脉冲频率为4KHz,脉冲信号发生电路和CD4040连接成如图所示的电路，则从Q12输出端可以得到212分频信号F1,即1Hz的信号，Q11可以得到F2即2Hz的信号提供给D触发器CP和校分信号，Q3输出分频信号500Hz，Q2输出1KHz提供给报时电路二，秒计时电路应用CD4518及74LS00可以设计该电路，CD4518是异步清零，所以在进行分和秒十位计数的时候，需要进行清零，而在个位计数的时候不需要清零。所以Cr2=2QcQb,Cr4=4Qc4QB。当秒个位为1001时，秒十位要实现进位，此时需要EN2=1Qd，同理分的个位时钟EN3=2Qc，分十位时钟端EN4=3Qd。因此，六十进制计数器逻辑电路如下图所示

北邮数电实验报告

北京邮电大学实验报告实验名称：数电电路与逻辑设计实验学院：信息与通信工程学院班级：姓名：学号：班内序号：日期：

一．实验一：Quartus II 原理图输入法设计 1. 实验名称和实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号入信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 F=A B C +A B C +A B C + A B C 。 2. 实验原理图及波形图（1）半加器（2）全加器

（3）74LS38 3.仿真波形图分析 (1)半加器：输入为a，b，输出S，CO（进位）。当ab都为0时，半加和s=0，进位端co=0。当ab都为1时，半加和s=0，进位端co=1。当a=1,b=0 或a=0,b=1时，半加和s=1，进位端co=0。 (2)全加器：

输入a，b，输出S，CO（进位），ci（低进位）。当a=0，b=0,ci=0,输出s=0，co=0。当a=0，b=1或a=1，b=0又 ci=0,输出s=1，co=0。当a=0，b=0,ci=1,输出s=1，co=0。 (3)74LS138 输入A,B,C,输出为3。四个输出对应F中的四个最小项，Y0、Y2、Y4、Y7，以实现函数功能。二．实验二：用 VHDL 设计与实现组合逻辑电路 1.实验名称和实验任务要求 (1)用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。要求用拨码开关设定输入信号，7段数码管显示输出信号。 (2) 用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3) 用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个’1’时，输出为’1’，否则输出’0’，仿真验证其功能。要求用拨码开关设定输入信号，发光二极管显示输出信号。 2．实验代码及波形图（1）共阴极7段数码管译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GUAN IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END GUAN; ARCHITECTURE encoder_arch OF GUAN IS BEGIN PROCESS(A) BEGIN C<="011111"; CASE A IS WHEN"0000"=> B<="1111110";--0 WHEN"0001"=> B<="0110000";--1 WHEN"0010"=> B<="1101101";--2 WHEN"0011"=> B<="1111001";--3 WHEN"0100"=> B<="0110011";--4 WHEN"0101"=> B<="1011011";--5 WHEN"0110"=> B<="1011111";--6 WHEN"0111"=> B<="1110000";--7 WHEN"1000"=> B<="1111111";--8 WHEN"1001"=> B<="1111011";--9

FPGA设计的秒表设计实验报告

《FPGA原理及应用》实验报告书（7）题目秒表设计学院专业姓名学号指导教师 2015年10-12月一、实验目的掌握小型电路系统的 FPGA 设计法。二、实验内容

用文本法结合原理图的方法设计一个秒表，并在实验箱上进行验证。秒表基本功能要求如下： (1)要求设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 (2)要求设置启/停开关。当按下启/停开关后，将启动秒表并开始计时，当再按一下启/停开关时，将终止秒表的计时操作。 (3)要求计时精确度大于秒。要求设计的计时器能够显示分(2 位)、秒（2 位）、秒（1 位）的时间。 (4)要求秒表的最长计时时间为 1 小时。要求外部时钟频率尽量高，分频后再给秒表电路使用。三、实验条件 1、开发软件：QuartusⅡ 2、实验设备：KX_DN8EDS实验开发系统 3、拟用芯片：EP3C55F484C8 四、实验设计 1、六进制计数器仿真波形

2、十进制计数器 3、分频计 4、七段数码管译码器

5、100进制原理图 6、60进制原理图 7、秒表原理图

8、管脚锁定新建好工程文件，芯片选择Cyclone Ⅲ下面的EP3C55F484C8系列。然后锁定引脚：选择Assignments → Assignments Editor命令。

9、编译文件下载将编译产生的SOF格式配置文件下载进FPGA中。 10、FPGA实验箱接线在KX-EDA40A++实验箱上进行连线，分配J4,J5的引脚，输入CLK（PIN_接到时钟信号,输入的EN,RST 接到电平开关L1，L2。五、实验总结经过本次实验，我对QuartusⅡ的使用认识更加深刻，对FPGA技术有了更深层次的认识，有助于我对以后的电子电路设计有极大帮助。

北邮数电实验分析报告-信息

北邮数电实验报告-信息

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数字电路与逻辑设计实验姓名*** 学院信息与通信工程学院专业信息工程班级*** 学号**** 班内序号***

实验一一、实验名称和实验任务要求 1.实验内容：QuartusII原理图输入法设计与实现。 2.实验目的：（1）熟悉用QuartusII原理图输入法进行电路设计和仿真。（2）掌握QuartusII图形模块单元的生成与调用。（3）熟悉实验板的使用。 3.实验任务要求：（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。（2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。（3）用3线—8线译码器（74LS138）和逻辑门实现函数 F=(/)(/)(/)+(/)(/)+(/)(/)+，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。二、原理图半加器模块和逻辑门设计实现的全加器：三、仿真波形图及分析电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式：sum=ain⊕bin⊕cin

cout = （ain⊕bin）cin + ain*bin。列出真值表：输入输出 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 仿真波形对比真值表，可以看出波形图与理论值完全符合。四、故障及问题分析 1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真波形清楚容易分析。 2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟也没继续下载。解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可能是接线口接触不好。实验二一、实验名称和实验任务要求 1.实验内容：用VHDL设计与实现组合逻辑电路。 2.实验目的：（1）熟悉用VHDL语言设计组合逻辑电路的方法。（2）熟悉用QuartusII文本输入法进行电路设计。 3.实验任务要求：（1）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。（2）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。