CPLD实验报告

实验一 Xilinx软件及状态机设计

一实验目的：

学习FPGA设计软件，掌握软件流程，掌握状态机编程。

二实验内容：

设计一个状态机

三实验说明：

状态机设计是数字电路中使用非常广泛和方便的时序设计工具。由于硬件是并行的触发，相对软件是串行执行，那么让硬件电路按照节拍执行串行操作指令就成为一个问题，这就是状态机的主要功能。相应的，软件指令中的几十条简单顺序执行代码可能需要硬件的几十上百个触发器去实现其功能。所以，软件与硬件的设计思路有相当大的区别。当然，随着FPGA规模的不断扩大，这些问题也越来越容易解决了。我们可以用软件的思路去描述自己的设计，可能最终实现的电路是几十万门级的器件，但是你只要花费几美元就能买到。状态机是数字电路的基础，因此，VHDL的学习也从这个实验开始。

四实验过程：

1.在进行实验之前，我先自学了VHDL语言。

2.熟悉Xilinx软件环境。

3.通过仿真，读懂了states这段代码所实现的功能及其出现的问题。

五思考题：

1.通过仿真，这段代码实现相应功能时出了什么问题？请修正代码。

答：这段程序完成的是对红绿灯的控制功能。通过仿真发现所有的灯都比预期的多亮了2秒，比如东西方向绿灯亮62秒（应该是60秒），黄灯是5秒（应该是3秒）。出现此问题的原因是没有考虑到硬件的延时问题。所以只要把程序中的59改为57，39改为37，3改为1，再进行仿真，结果就正确了。

2.状态机输出分成同步输出和异步输出，状态机异步输出直接用状态机的某个状态进行组合逻辑运算来得到一个输出，同步输出是在该状态的时钟上跳沿控制输出变化。请问同步输出和异步输出利弊各在哪里？

答：同步输出的优点是：时钟脉冲的间距解决了组合逻辑电路中的延时和竞争问题。只要时钟脉冲的宽度合适，输出就不会存在竞争与现象。

缺点是：外部输入信号的变化应满足触发器正常工作所需的建立和保持时间。因为上述特点使得同步时序输出的工作速度的提高受到限制，且对时钟脉冲到达个触发器的时间及外部信号的变化有较严格的要求。

异步输出的优点是：由于没有统一的同步时钟脉冲，电路状态的改变是由输入信号的变化直接引起，因此它的速度优于同步输出的速度。

缺点是：输入和输出之间存在延迟和竞争，设计不当将造成险象产生，导致实际的输出并不是我们想要得到的输出。因此它的分析和设计较为复杂。

3. 如果不使用专门的状态机，如何完成该设计？请尝试实现编写相应的代码并仿真。不用状态机利弊何在？

如果不用专门的状态机，可用简单的if判断语句或者是case语句完成。

不用状态机的弊端：如果程序比较复杂的话，判断是相当烦杂的，不方便

写也不方便读。而状态机就可以很方便的表明程序的结构和走向。

六实验总结

此次实验是我第一次接触VHDL语言和Xilinx软件，通过此次实验，我对FPGA的概念有所了解，学会了Xilinx软件的基本操作，可以读懂用VHDL语言编写的代码。同时，我也大致了解了状态机在数字电路中的应用和它的重要作用。

实验二 RAM接口设计

一实验目的：

掌握存储器接口技术，学习存储器的接口技术。

二实验内容：

设计一个RAM的基本接口

三实验说明：

在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。

CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。

数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)涉及到其中的输入，输出，双向通讯，地址管理问题，具有很强的代表性。在同步数字系统中更大量用到FIFO,SDRAM等等。其中FIFO使用方便简单，用处很广。在QUARTUSII软件库中，就有各种FPGA片内MEMORY供使用。但是FPGA的片内MEMORY容量太有限，因此外部MEMORY也是经常需要的。因此，本实验让大家学习控制芯片内外的MEMORY,为与其他智能设备的通讯学习打下基础。

四实验分析：

实验的主要功能是通过memdata中间变量完成串行输入数据到8位并行数据输出的转换，实验中用到了inout型逻辑变量和“memdata <= wrmemdata when wrmem_s = '0' else "ZZZZZZZZ";”这种独立于进程体的语句和高阻状态‘Z’。五实验总结：

通过本次实验我了解了RAM接口。RAM是微处理机的重要组成部分，实现CPU和RAM之间的通信。同时，我还进一步熟悉了状态机代码的编写。

实验三 IP核设计

一实验介绍

IP核（Intellectual Property core）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核、固核和硬核。IP核将一些在数字电路中常用，但比较复杂

的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块。IP核的重用是设计人员赢得迅速上市时间的主要策略。随着CPLD/FPGA的规模越来越大，设计越来越复杂，设计者的主要任务是在规定的时间周期内完成复杂的设计。调用IP核能避免重复劳动，大大减轻工程师的负担，因此使用IP核是一个发展趋势。

二实验内容

1.观看师姐在课堂上示范在Quartus II软件上调用的FIFO IP核。

a)新建文件，选择以原理图方式输入；

b)插入元件，选择”MegaWizzard”；

c)选择需要调用的IP核，这里在rams & roms类别中选择fifo；

d)设置相关参数；

e)将IP核的连线与其他元件相连。可以用原理图连线也可以用描述性语言

连线。

2.自己在Xilinx软件平台上调用IP核，这里我调用的是简单的单端口rom。

a)新建文件，选择IP核；

b)在列表中选择需要调用的IP核，这里在memory类别中选择单端口rom；

c)设置深度（容量）、位宽（所存数据宽度），并设置初始化数据。Xilinx

可以识别.coe格式的数据。

d)添加rom成功后，用VHDL语言将rom封装成一个component，再利用port

map语句完成连线。

实验四（自主设计）用VHDL语言实现手机计时计费系统

一实验目的：

掌握数字系统设计要素和模块设计方法

二实验内容：

系统启动后，由用户输入计费模式，本系统提供4个收费的模式，收费模式

及标准入下表：

当电话接通后，将有一系列该电话所包含的信息（通/断、长途+漫游/长途/市话、呼出/呼入、基站内外）送入到该系统的输入端，用以判断该选择何种计费标准。该系统以1Hz方波信号作为CLK输入，设置一个时钟记录通话时间，并通过通话时间来计算通话费用。输出量包括：呼入总时间（××时××分××秒）、呼出总时间（××时××分××秒）、总通话时间（××时××分××秒）、总通话费用（×××元××分）。

三系统框图

输入端口说明：

clk——1Hz方波信号rst——复位

mode——模式选择（1动感地带2校园行3神州行4全球通）

通/断——1：通0：断

呼入/呼出——1：呼出0：呼入

长途/市话——1：长途0：市话

是否漫游——1：是0：否

基站内/外——1：内 0：外

输出端口说明：

总呼入时间时—— 0-999

分—— 0-59

秒——0-59

总呼出时间时—— 0-999

分—— 0-59

秒——0-59

总通话时间时—— 0-999

分—— 0-59

秒—— 0-59

总通话费用元—— 0-999

分——0-99

四流程图

五模块描述

该实验用到的模块包括：

状态转换模块：完成四个计费模式之间的转换；

计时模块：用时钟对正在进行的通话和总通话时间进行计时；计费模块：计算总通话费用；

输出模块：将通话的总时间与总费用输出。

六仿真时序图

七存在问题与展望

本系统存在的问题是只记录了总的通话时间和费用，但是却没有记录单次通话的时间和费用，若将代码再加以改进，实现这个功能并不困难。

同时，在计费模块里，我用了许多的逻辑判断语句，使得整个程序的时间复杂度增加，可能会导致运行速度降低，需将代码进行优化。

八实验总结

本实验是将状态机与时钟相结合，再加上一些逻辑判断，构成了手机的计时和计费系统。在代码的编写过程中，我由简到繁，先从仅有两个模式开始，编译仿真正确后，再一步步拓展、细化，最终完成了具有四个模式的计费系统的设计。虽然题目难度并不算大，但是在代码的编写过程中仍然遇到了许多问题，通过不断的调试和仿真，将问题逐一解决。此次实验加深了我对FPGA的理解，使我受益匪浅。