EDA实验报告实验四：数字钟设计

南昌大学实验报告

学生姓名：严文婧学号：6100207254 专业班级：电子073班实验类型：□验证□综合√设计□创新实验日期：2009.11.12 实验成绩：

实验四多功能数字钟设计

一、实验目的

1、学习复杂数字电路系统的设计。

2、设计一个多功能数字钟。

二、实验要求

1.数字显示当前的小时、分钟；

2.可以预置为12小时计时显示和24小时计时显示；

3.一个调节键，用于调节目标数位的数字。对调节的内容敏感，如调节分

钟或秒时，保持按下时自动计数，否则以脉冲计数；

4.一个功能键，用于切换不同状态：计时、调时、调分、调秒、调小时制式。

三、实验仪器

PC机、Quartus II软件、EDA实验箱

四、实验原理

1.系统需要两个六十进制计数器用于分钟和秒的计时，为方便译码采用10进

制计数加6进制计数的方式；

1）CLK是时钟信号,RESET是复位信号,SETMIN为分钟设置信号,ENMIN作为下一模块分钟设计的时钟信号,DAOUT输出信号最后接在动态译管码芯片上,得出实验要求的秒显示：

2）CLK 接秒模块中的ENMIN 信号,RESET 同样是复位信号,ENHOUR 作为下一模块小时(12与24)的时钟信号,DAOUT 输出信号最后接在动态译码管芯片上.得出实验要求得分钟显示：

2.系统需要一个模12、模24和一个二选一数据选择器来实现12和24的切换，复位键无效后，

模12和模24计数器同时计数，模12和模24由同一个分钟的进位作为输入，由数据选择器选择模12或模24输出，到数码管显示。

3.数码管的动态扫描需要一个将八位的输入转化为四位的输出，还有一个三位的输出，用来作为动态数码管选择器的输入。

4.用一个顶层文件将各个模块连接，构成一个完整的工程，实现数字钟。 五、实验步骤

1. 各模块程序：

1）用文本输入法实现秒的计时,程序如下: LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SECOND IS

PORT ( CLK : IN STD_LOGIC; RESET : IN STD_LOGIC; SETMIN : IN STD_LOGIC; ENMIN : OUT STD_LOGIC;

DAOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));

END ENTITY SECOND;

ARCHITECTURE ART OF SECOND IS

SIGNAL COUNT : STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL ENMIN_1,ENMIN_2 : STD_LOGIC;

BEGIN

DAOUT<=COUNT;

ENMIN_2<=(SETMIN AND CLK);

ENMIN<=(ENMIN_1 OR ENMIN_2);

PROCESS(CLK,RESET,SETMIN)

BEGIN

IF(RESET='0')THEN

COUNT<="00000000";

ENMIN_1<='0';

ELSIF(CLK'EVENT AND CLK='1')THEN

IF(COUNT(3 DOWNTO 0)="1001")THEN

IF(COUNT<16#60#)THEN

IF(COUNT="01011001")THEN

ENMIN_1<='1';COUNT<="00000000";

ELSE

COUNT<=COUNT + 7;

END IF;

ELSE

COUNT<="00000000";

END IF;

ELSIF(COUNT<16#60#)THEN

COUNT<=COUNT + 1;

ENMIN_1<='0';

ELSE

COUNT<="00000000";ENMIN_1<='0';

END IF;

END IF;

END PROCESS;

END ART;

2）用文本输入法实现分的计时,程序如下:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY MINUTE IS

PORT ( CLK : IN STD_LOGIC;

CLKS : IN STD_LOGIC;

RESET : IN STD_LOGIC;

SETHOUR : IN STD_LOGIC;

ENHOUR : OUT STD_LOGIC;

END ENTITY MINUTE;

ARCHITECTURE ART OF MINUTE IS

SIGNAL COUNT : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL ENHOUR_1,ENHOUR_2 : STD_LOGIC;

BEGIN

DAOUT<=COUNT;

ENHOUR_2<=(SETHOUR AND CLKS);

ENHOUR<=(ENHOUR_1 OR ENHOUR_2);

PROCESS(CLK,RESET,SETHOUR)

BEGIN

IF(RESET='0')THEN

COUNT<="00000000";

ENHOUR_1<='0';

ELSIF(CLK'EVENT AND CLK='1')THEN

IF(COUNT(3 DOWNTO 0)="1001")THEN

IF(COUNT<16#60#)THEN

IF(COUNT="01011001")THEN

ENHOUR_1<='1';

COUNT<="00000000";

ELSE

COUNT<=COUNT + 7;

ENHOUR_1<='0';

END IF;

ELSE

COUNT<="00000000";

END IF;

ELSIF(COUNT<16#60#)THEN

COUNT<=COUNT + 1;

ENHOUR_1<='0'AFTER 100 NS; ELSE

COUNT<="00000000";ENHOUR_1<='0'; END IF;

END IF;

END PROCESS;

END ART;

3）用文本输入法实现小时的计时,程序如下:

a.模12程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY HOUR_12 IS

PORT ( CLK : IN STD_LOGIC;

RESET : IN STD_LOGIC;

END ENTITY HOUR_12;

ARCHITECTURE ART OF HOUR_12 IS

SIGNAL COUNT : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

DAOUT<=COUNT;

PROCESS(CLK,RESET)

BEGIN

IF(RESET='0')THEN

COUNT<="00000000";

ELSIF(CLK'EVENT AND CLK='1')THEN

IF(COUNT(3 DOWNTO 0)="1001")THEN

IF(COUNT<16#11#)THEN

COUNT<=COUNT + 7;

ELSE

COUNT<="00000000";

END IF;

ELSIF(COUNT<16#11#)THEN

COUNT<=COUNT + 1;

ELSE

COUNT<="00000000";

END IF;

END IF;

END PROCESS;

END ART;

b.模24程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY HOUR IS

PORT ( CLK : IN STD_LOGIC;

RESET : IN STD_LOGIC;

DAOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY HOUR;

ARCHITECTURE ART OF HOUR IS

SIGNAL COUNT : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN

DAOUT<=COUNT;

PROCESS(CLK,RESET)

BEGIN

IF(RESET='0')THEN

COUNT<="00000000";

ELSIF(CLK'EVENT AND CLK='1')THEN

IF(COUNT(3 DOWNTO 0)="1001")THEN

IF(COUNT<16#23#)THEN

COUNT<=COUNT + 7;

ELSE

COUNT<="00000000";

END IF;

ELSIF(COUNT<16#23#)THEN

COUNT<=COUNT + 1;

ELSE

COUNT<="00000000";

END IF;

END IF;

END PROCESS;

END ART;

4）用文本输入法实现二选一选择器,程序如下: LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY MUX21A IS

PORT ( ain : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

bin : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

set : IN STD_LOGIC;

y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY MUX21A;

ARCHITECTURE ART OF MUX21A IS

BEGIN

y<=ain WHEN set = '0' ELSE bin; END ARCHITECTURE ART;

5）数码管动态扫描显示所需程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

ENTITY SETTIME IS

PORT ( CLK1 : IN STD_LOGIC;

RESET : IN STD_LOGIC;

SEC,MIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); HOUR : IN STD_LOGIC_VECTOR(7 DOWNTO 0); DAOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); DP : OUT STD_LOGIC;

SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END SETTIME;

ARCHITECTURE ART OF SETTIME IS

SIGNAL COUNT : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN

PROCESS(CLK1,RESET)

BEGIN

IF(RESET='0')THEN

COUNT<="000";

ELSIF(CLK1'EVENT AND CLK1='1')THEN

IF(COUNT>="101")THEN

COUNT<="000";

ELSE

COUNT<=COUNT + 1;

END IF;

END IF;

END PROCESS;

PROCESS(CLK1,RESET)

BEGIN

IF(RESET='0')THEN

DAOUT<="0000";

DP<='0';

SEL<="111";

ELSIF(CLK1'EVENT AND CLK1='1')THEN

CASE COUNT IS

WHEN"000"=>DAOUT<=SEC(3 DOWNTO 0); DP<='0';

SEL<="000";

WHEN"001"=>DAOUT<=SEC(7 DOWNTO 4); DP<='0';

SEL<="001";

WHEN"010"=>DAOUT<=MIN(3 DOWNTO 0); DP<='1';

SEL<="010";

WHEN"011"=>DAOUT<=MIN(7 DOWNTO 4); DP<='0';

SEL<="011";

WHEN"100"=>DAOUT<=HOUR(3 DOWNTO 0); DP<='1';

SEL<="100";

WHEN"101"=>DAOUT<=HOUR(7 DOWNTO 4); DP<='0';

SEL<="101";

WHEN OTHERS=>DAOUT<="0000";

DP<='0';

SEL<="111";

END CASE;

END IF;

END PROCESS;

END ART;

2.建立工作库文件夹，输入设计项目原理图或VHDL代码并存盘。

3.将以上模块生成元器件。

4.建立新的工程,将各个模块的元器件用原理图连接，进行编译。

5.进行波形仿真,仿真后波形如下:

6.进行引脚绑定,如下:

7.进行下载,在实验箱上验证.

六、实验结果与现象验证

CLK给一个1KHZ，CLK1给2HZ，按下RESET，6个动态数码管从000000开始计数，再按SETMIN进行调分，按SETHOUR进行调时，按SET进行模24和模12的切换，最后都得到了预期的结果，验证了实验成功。

七、实验小结

1、学会复杂数字电路系统的设计:对一般复杂的电路系统可以分模块设计,

这样可以使设计简单明了

2、引脚绑定要和试验箱上的各个键对上号,在操作试验箱时才不会出错.

3、学会了数码管动态扫描电路的设计。