三位二进制减法计数器与芯片仿真进制减法计数器
目录
1 课程设计的目的与作用.......................................................
1.1课程设计目的..........................................................
2 所用multisim软件环境介绍..................................................
2.1 Multisim软件环境介绍.................................................
2.2 Multisim软件界面介绍................................................
5.2串行序列信号检测器电路原理图及结果
5.3 74193芯片仿真63进制减法计数器的电路原理图及结果.................
6设计总结和体会.........................................................
7参考文献...............................................................
1 课程设计的目的与作用
1.1课程设计目的
1.通过Multisim的仿真设计，掌握Multisim软件的基本使用方法；
2.学会在multisim环境下建立电路模型，能进行正确的仿真；
3.通过Multisim的仿真，熟练掌握三位二进制同步加法计数器和串行序列检测器电
路，10000串行序列检测器电路设计；
4.学会分析仿真结果的正确性，与理论计算值进行比较；
5.通过课程设计，加强动手，动脑的能力。
2 所用multisim软件环境介绍
2.1 Multisim软件环境介绍
Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础
的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了
电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的
仿真分析能力。
Multisim 10 启动画面图
工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。
NI Multisim软件结合了直观的捕捉和功能强大的仿真，能够快速、轻松、高效地对电路进行设计和验证。凭借NI Multisim，您可以立即创建具有完整组件库的电路图，并利用工业标准SPICE模拟器模仿电路行为。借助专业的高级SPICE分析和虚拟仪器，您能在设计流程中提早对电路设计进行的迅速验证，从而缩短建模循环。与NI LabVIEW和SignalExpress软件的集成，完善了具有强大技术的设计流程，从而能够比较具有模拟数据的实现建模测量。
突出优点
1.通过直观的电路图捕捉环境, 轻松设计电路
2.通过交互式SPICE仿真, 迅速了解电路行为
3.借助高级电路分析, 理解基本设计特征
4.通过一个工具链, 无缝地集成电路设计和虚拟测试
5.通过改进、整合设计流程, 减少建模错误并缩短上市时间
2.2 Multisim软件界面介绍
Multisim 10主界面。启动Multisim，就会看到其主界面，主要是由菜单栏、系统工
其中列出了Multisim 10的各种分析工具，例如直流工作点分析、交流分析、瞬态分析等。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件，如D图所示的界面。
图2.3.4 D图元器件库图示
3设计任务
3.1设计的总体框图
图
CP
Y
串行序列输出
级联12（3）输出方程:Y=n
n n Q Q Q 0
12 （4）状态方程
三位二进制同步减法计数器次态卡诺图：
1
三位二进制同步减法计数器次态卡诺
Q 2n+1的卡诺图：
Q 1n Q 0n
Q 2n 00 01 11 10
1 Q 1n+1Q 1n Q 0n
Q 2n 00 01 11 10
0 1 Q n+1的卡诺图：
Q 1n Q 0n
Q 2n 00 01 11 10
由卡诺图得出状态
方程为：
1
n 2+Q =n
Q 2(n
Q 0+n
Q 1)+n
Q 2n Q 0
1
n 1+Q =n
Q 0n
Q 1+n Q 1n
Q 0n
Q 2
1
n 0+Q =n
Q 0
（5）驱动方程
0J =1 1J =
2J = n
Q 0
0K =1 1K =n
Q 2n Q 0 2K =n 0n
Q 1
（6）时钟方程 CP=1CP =2CP =3CP （7）检查能否自启动
001 /0 000 /0 111(有效状态)
1/0 0/0 0/0 0/0
X
X 0 1 0 1
1
1
X X 1 1 1
1
X X 0 1 1
1
1/0 1/0 0/1 （2）选择的触发器名称:选用三个CP 下降沿触发的边沿JK 触发器
（3）输出方程:Y= n
n Q Q X 01
(4)串行序列检测器次态卡诺图：
X 00 01 11 10
0 00 11 10 00
1
01
00
00
00 Q 1n+1的卡诺图：
X 00 01 11 10
0 0 1 1 0 1
Q 0n+1的卡诺图：
X 00 01 11 10
0 0 1 0 0 1
1
由卡诺图得出状态方程为：
1
n 1+Q ==
1
n 0+Q = X n
Q 0
+
（5）驱动方程
0J = X
1J =n
Q 0
0K =1 1K =
3.2.3 74193芯片仿真63进制减法计数器
=1 1 1 1 1 1
=
4实验仪器
4.1三位二进制减法器
根据设计的需要可知所需的元器件如下所示（仿真软件）74LS112 三个 74LS08 三个74LS00 一个
发光灯泡三支直流电源若干导线一个开关
5
图5.1.3 110仿真结果
图5.1.4 101仿真结果
图5.1.5 100仿真结果
图5.1.6 011仿真结果
图5.1.7 010仿真结果
由上面的结果可以知道两个无效态100 ，000没有出现。
5.2串行序列信号检测器电路原理图及结果
图5.2.1 X=1 仿真结果
（1）
（2）
（3）
图4.2.2 （1）（2）（3）X=0仿真结果
5.3 74193芯片仿真63进制减法计数器的电路原理图及结果（—）74193芯片仿真63进制减法器
图4.3.1 74193芯片仿真63进制减法计数器电路图
图4.3.2 仿真结果之一电路图
6设计总结和体会
1.设计总结
经过实验可知，满足时序图的变化，且可以进行自启动。实验过程中很顺利，没有出现问题。
2.心得体会
本次课程设计从确定题目到完成报告通过自己动手操作Multisim软件，使我对此软件有了透彻的了解，能够熟练的操作和使用此软件进行仿真，画电路图等功能。并且通过这次课
7
60进制计数器课程设计报告
电子技术基础实验 课程设计 60进制计数器
一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表
三位二进制加法计数器(无效态：000,001)设计一个基于74138的组合电路 设计一个140进制加法计数器
目录 1 课程设计的目的与作用 (1) 2 设计任务 (1) 3 设计原理 (2) 3.1三位二进制加法计数器 (2) 3.2全加器 (2) 3.3用集成芯片设计一个140进制的加法器 (2) 4实验步骤 (3) 4.1加法计数器 (3) 4.2全加器 (6) 4.3用集成芯片设计一个140进制的加法器 (7) 5仿真结果分析 (8) 6设计总结 (9) 7参考文献 (9)
1课程设计的目的与作用 （1）了解同步计数器及序列信号发生器工作原理； （2）掌握计数器电路的分析，设计方法及应用； （3）掌握序列信号发生器的分析，设计方法及应用 2 设计任务 2.1加法计数器 （1）设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合电路选用与门和与非门等。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。 2.2全加器 （1）设计一个全加器，选用一片74LS138芯片设计电路。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。 2.3 140进制的加法器 （1）设计一个140进制加法器并显示计数，选用两片74L163芯片设计电路。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。
3 设计原理 3.1加法计数器 1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。 3.CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 3.2全加器 1.74LS138有三个输入端：A0,A1，A2 和八个输出端Q0-Q7. 3个使能输入端口分是STB,STC,STA,只有当STB=STC=0，STA=1时，译码器才能正常工作，否则译码器处于禁止状态，所有输出端为高电平。 2. 以处理低位进位，并输出本位加法进位。多个全加器进行级联可以得到多位全加器 3.3用集成芯片设计一个140进制的加法器 选取两片74LS163芯片设计140进制加法计数器。74LS163具有以下功能： A 异步清零功能 当0 CR时，其他输入信号都不起作用，由时钟触发器的逻 = = CR时，计数器清零。在0 R复位计数器也即使异步清辑特性知道，其异步输入端信号是优先的，0 = CR正是通过D 零的。
三位二进制同步减法计数器
1 三位二进制同步减法计数器的设计(000、010) 1.1 课程设计的目的 1、学会利用触发器和逻辑门电路，实现六进制同步减法计数器的设计 2、学会掌握并能使用常用芯片74LS112、74LS08芯片的功能 3、学会使用实验箱、使用软件画图 4、了解计数器的工作原理 1.2 设计的总体框图 1.3 设计过程 1逻辑抽象分析 CP为输入的减法计数脉冲，每当输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，即输出借位信号。当向高位借来1时应当为8，减一后为7。状态图中，状态为000输入一个CP脉冲，不够减，向高位借1当8，减1后剩7，计数器的状态应由000转为111，同时向高位输出借位信号，总体框图中C为借位信号。 2状态图 状态000、010为无效状态，据分析状态图为： /0 /0 /0 /0 /0 001011100101110111 /1
3 选择触发器，求时钟方程、输出方程和状态方程 ● 选择触发器 由于状态数M=6，触发器的个数n 满足122n n M -≤≤，故n 的取值为3。选用3个 下降沿触发的JK 触发器。 ● 求时钟方程 因为是同步，故012CP CP CP CP === ● 求输出方程 1.3.1 输出C 的卡诺图 根据输出C 的卡诺图可得输出方程为 C=Q 2n Q 1n ● 求状态方程 计数器的次态的卡诺图为
1.3.2 次态210n n n Q Q Q 的卡诺图 各个触发器的次态卡诺图如下： 1.3.3 2n Q 次态卡诺图 1.3.4 1n Q 的次态卡诺图
1.3.5 0n Q 的次态卡诺图 根据次态卡诺图可得次态方程为： Q 2n+1=Q 1n Q 0n +Q 2n Q 1n Q 1n+1= Q 1n Q 0n + Q 2n Q 1n + Q 2n Q 1n Q 0n Q 0n+1 =Q 2n +Q 0n 4 求驱动方程 Q 2n+1 =Q 1n Q 2n + Q 0n Q 1n Q 2n Q 1n+1=Q 0n Q 2n Q 1n +Q 0n Q 2n Q 1n Q 0n+1=Q 2n Q 0n +Q 2n Q 0n 驱动方程是： J 0 = Q 2n K 0 =Q 2n J 1 =Q 0n Q 2n K 1= Q 0n Q 2 J 2 = Q 1n K 2=Q 0n Q 1n 5 检查是否能自启动 将无效状态100、101分别代入输出方程、状态方程进行计算，结果如下：
六十进制计数器设计
六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10
目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)
◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述
十进制4位加法计数器设计
洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016
十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is
port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;
四位二进制减法计数器
成绩评定表
课程设计任务书
摘要 Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。 本次数电课程设计使用Quartus II仿真环境以及VHDL下载和Multisim 仿真环境来编译实现四位二进制同步减法计数器。在Multisim中选用四个JK 触发器来实现四位二进制减法计数器。运用卡诺图求解时序方程。逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。 关键字：VHDL硬件描述语言、四位二进制减计数器、QUARTUSⅡ、Multisim、
目录 一.课程设计目的 (1) 二.课设题目实现框图 (1) 三.实现过程 (1) （一）VHDL的编译和仿真 (1) 1.建立工程 (1) 2.VHDL源程序 (4) 3.编译及仿真过程................................................................... (6) 4.引脚锁定及下载 (9) 5.仿真结果分析................................................................... (11) （二）电路设计................................................................... . (11) 1求驱动方程................................................................... .. (12) 2.基于Multisim的设计电路图 (15) 3.逻辑分析仪显示的波形 (15) 4.仿结果分析 (16) 四.设计体会 (16) 五.参考文献................................................................... . (17)
100进制同步计数器设计
实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1
Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;
做一个五进制的加减法计数器
一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法， 用J K 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S o。状态由S o做加1运算，状态转为S i，输出为0;状态S i做加1运算，转为状态S2,输出为0;状态S2做加1运算，转为状态S3,输出为0；状态S3做加1运算，转为状态S4,输出为0；当状态S4继续做加1 运算时，状态由S4转到S0,输出为1。当X=0时，计数器作减“1”运算。状态由S0 做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3,输出为0；状态S3做减1运算，转为状态S2,输出为0；状态S2做减1运算，转为状态S1,输出为0;状态S1做减1运算，状态由S1转为状态 S0,输出为0。由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1 第三步：求出输出方程，状态方程和驱动方程（控制函数）。用 JK触发器构成逻辑电路，JK触发器的特性方程Q2n Q1n 00 01 Q n+1=J Q n+ K Q n。 XQ3n 00 01 11 10 1 000 0 X X X 1V X n 0000 00011110 (1) Q2n Q1n _________ (b) Q3n+1=X Q2 Q1n+ X Q3n Q2n Q1n 2n Q1n 00 01 11 10 1000 X X X 0X A X 00u0 状态转换表如下: 1 1 10 XQ3 00 01 11 10 Z=X Q n3 + X Q3 1n XQ3 《数字电子技术基础》课程设计任务书 专业：16电气工程及其自动化 班级：专升本二班 学号：160732060 姓名：王冬 指导教师：耿素军 二零一六年十二月二十七日 目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13) 1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。 《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式：模7 2、引脚锁定情况表： 课程设计任务书 目录 1. 数字电子设计部分 (1) 1.1 课程设计的目的与作用 (1) 1.2设计任务： (1) 1.2.1同步计数器 (1) 1.2.2串行序列信号检测器 (1) 1.3设计原理： (2) 1.3.1同步计数器 (2) 1.3.2串行序列信号检测器 (2) 1.4实验步骤： (3) 1.4.1同步计数器： (3) 1.4.2串行序列检测器 (6) 1.5设计总结和体会 (9) 1.6参考文献 (10) 2．模拟电子设计部分 (11) 2.1课程A设计的目的与作用 (11) 2.1.1课程设计 (11) 2.2 设计任务、及所用multisim软件环境介绍 (11) 2.2.1 设计任务：负反馈放大电路的基本框图 (11) 2.2.2 Multisim软件环境的介绍 (12) 2.3电路模型的建立 (15) 2.4理论分析及计算 (15) 2.4.1电路反馈类型的判断 (15) 2.4.2对电压串联负反馈电路的理论分析 (16) 2.5仿真结果分析 (19) 2.6设计总结和体会 (23) 2.7 参考文献 (24) 1. 数字电子设计部分 1.1课程设计的目的与作用 1．了解同步计数器及序列信号发生器工作原理； 2．掌握计数器电路的分析，设计方法及应用； 3．掌握序列信号发生器的分析，设计方法及应用； 4．学会正确使用JK触发器。 1.2设计任务： 1.2.1同步计数器 1. 使用设计一个循环型3位2进制同步减法计数器，其中无效状态为（000,111），组合 电路选用与门和与非门等。 2. 根据同步计数器原理设计减法器的电路图。 3. 根据电路原理图使用Multisim进行仿真。 4. 将电路图进行实际接线操作。 5. 检查无误后，测试其功能。 1.2.2串行序列信号检测器 1.使用设计一个序列信号检测器，其中序列为（1110），组合电路选用与门和与非门等。 2.根据序列发生检测器原理设计检测器的原理图。 3.根据电路原理图使用Multisim进行仿真。 4.将电路图进行实际接线操作。 5.检查无误后，测试其功能。 实验1 十进制加减法计数器 实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏 实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0; RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5 《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0'; 目录 1设计目的与作用 (1) 设计目的及设计要求 (1) 设计作用 (1) 2设计任务 (1) 3三位二进制减法计数器的设计 (1) 设计原理 (1) 设计过程 (2) 4 74161构成227进制同步计数器并显示 (4) 设计原理 (4) 设计过程 (4) 5仿真结果分析 (5) 三位二进制减法计数器仿真结果 (5) 74161构成227进制同步计数器的仿真结果 (8) 6设计总结 (8) 7参考文献 (9) 1设计目的与作用 设计目的及设计要求 按要求设计三位二进制减法计数器（无效状态001，011）及用74161构成227进制同步计数器并显示，加强对数字电子技术的了解，巩固课堂上学到的知识，了解计数器，并且加强对软件multisim的了解。 设计作用 multisim仿真软件的使用，可以使我们对计数器及串行检测器有更深的理解，并且学会分析仿真结果，与理论结果作比较。加强了自我动手动脑的能力。 2设计任务 1.三位二进制减法计数器（无效状态001，011） 构成227进制同步计数器并显示 3三位二进制减法计数器的设计 设计原理 设计一个三位二进制减法计数器（无效状态001，011） 000 /0010 /0100 /0101 /0110 /0 111 /1 排列n n n 210 Q Q Q 图 状态图 设计过程 a ．选择触发器 由于JK 触发器的功能齐全，使用灵活，在这里选用3个CP 上升沿触发的边沿JK 触发器。 b ．求时钟方程 采用同步方案，故取012CP CP CP CP === c ．求状态方程 由所示状态图可直接画出电路次态n+1n+1n+1 210Q Q Q 卡诺图。再分解开便可以得到如图各触 发器的卡诺图。 Q 1n Q 0n Q 2n 00 01 11 10 1 图次态n+1 n+1n+12 10Q Q Q 卡诺图 Q 1n Q 0n Q 2n 00 01 11 10 西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海 指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8) 第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter 三位二进制减法计数器 精选文档 TTMS system office room 【TTMS16H-TTMS2A-TTMS8Q8- 成绩评定表 课程设计任务书 目录 1 课程设计的目的与作用 1.了解同步计数器及序列信号发生器工作原理； 2.掌握计数器电路的分析，设计方法及应用； 3.掌握序列信号发生器的分析，设计方法及应用 2 设计任务 三位二进制同步减法计数器 1.设计一个循环型三位二进制减法计数器，其中无效状态为（000，110），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 串行序列发生器的设计 1.设计一个能循环产生给定序列的串行序列信号发生器，其中发生序列（1101），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 基于74191芯片仿真设计54进制减法计数器并显示计数过程 1.设计一个基于74191芯片仿真设计54进制减法计数器并显示计数过程，组合电路部分选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 3设计原理 三位二进制减法计数器 1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。 是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 串行序列发生器的设计 1.序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。 2.计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长度为M 序列信号发生器。其设计步骤为： a.先设计一个计数模值为M的计数器； b.再令计数器每一个状态输出符合序列信号要求； c.根据计数器状态转换关系和序列信号要求设计输出组合网络 3.3 74191芯片仿真设计54进制减法计数器并显示计数过程 1.写出的二进制代码 2.求归零逻辑 3.异步置数的值 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164 ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count6x10tb IS PORT(clk,clr:IN STD_LOGIC; oc:OUT STD_LOGIC; y0,y1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END; ARCHITECTURE a OF count6x10tb IS SIGNAL q,k:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL j60:STD_LOGIC; BEGIN p1:process(clk) BEGIN IF(clr='0') THEN q<="0000"; ELSIF(clk'EVENT AND clk='1') THEN IF q="1001" THEN q<="0000"; ELSE q<=q+1; END IF; END IF; y0<=q; END PROCESS p1; p2:PROCESS(clk) BEGIN IF(clr='0') THEN k<="0000"; ELSIF(clk'EVENT AND clk='1') THEN IF(q="1001") THEN IF(k="0101") THEN k<="0000"; ELSE k<=k+1; END IF; ELSE k<=k; END IF; END IF; y1<=k; IF(q="1001" AND k="0101") THEN j60<='1'; ELSE j60<='0'; END IF; oc<=j60; END PROCESS p2; END a;60进制计数器设计
60进制计数器设计(VHDL)
三位二进制同步减法计数器(无效状态：000、111)电压串联负反馈放大电路
实验十进制加减法计数器
EDA60进制计数器设计
三位二进制减法计数器的设计
10进制加法计数器课程设计
三位二进制减法计数器精选文档
60进制BCD同步计数器设计代码