最新有关DDR DDR2 DDR3内存频率的问题详解教学内容
DDR2可以看作是DDR技术标准的一种升级和扩展：DDR的核心频率与时钟频率相等，但数据频率为时钟频率的两倍，也就是说在一个时钟周期内必须传输两次数据。而DDR2采用“4 bit Prefetch(4位预取)”机制，核心频率仅为时钟频率的一半、时钟频率再为数据频率的一半，这样即使核心频率还在200MHz，DDR2内存的数据频率也能达到800MHz—也就是所谓的DDR2 800。
目前，DDR2内存分为DDR2 400和DDR2 533，还有DDR2 667和DDR2 800，其核心频率分别为100MHz、133MHz、166MHz和200MHz，其总线频率(时钟频率)分别为200MHz、266MHz、333MHz和400MHz，等效的数据传输频率分别为400MHz、533MHz、667MHz和800MHz，其对应的内存传输带宽分别为3.2GB/sec、4.3GB/sec、5.3GB/sec和6.4GB/sec，按照其内存传输带宽分别标注为PC2 3200、PC2 4300、PC2 5300和PC2 6400。
PS:不列颠应该是britain,如果指英国应该说UK，光说English其他人会不高兴的，比如irish,welsh。
DDR3与DDR2的不同之处
1、逻辑Bank数量
DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
2、封装（Packages）
DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA 封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。
3、突发长度（BL，Burst Length）
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
3、寻址时序（Timing）
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
4、新增功能——重置（Reset）
重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界已经很早以前就要求增这一功能，如今终于在DDR3身上实现。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有的操作，并切换至最少量活动的状态，以节约电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所以有数据接收与发送器都将关闭。所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。
5、新增功能——ZQ校准
ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚
通过一个命令集，通过片上校准引擎（ODCE，On-Die Calibration Engine）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令之后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
6、参考电压分成两个
对于内存系统工作非常重要的参考电压信号VREF，在DDR3系统中将分为两个信号。一个是为命令与地址信号服务的VREFCA，另一个是为数据总线服务的VREFDQ，它将有效的提高系统数据总线的信噪等级。
7、根据温度自动自刷新（SRT，Self-“refresh” Temperature）
为了保证所保存的数据不丢失，DRAM必须定时进行刷新，DDR3也不例外。不过，为了最大的节省电力，DDR3采用了一种新型的自动自刷新设计（ASR，Automatic Self-“refresh”）。当开始ASR之后，将通过一个内置于DRAM芯片的温度传感器来控制刷新的频率，因为刷新频率高的话，消电就大，温度也随之升高。而温度传感器则在保证数据不丢失的情况下，尽量减少刷新频率，降低工作温度。不过DDR3的ASR是可选设计，并不见得市场上的DDR3内存都支持这一功能，因此还有一个附加的功能就是自刷新温度范围（SRT，Self-“refresh” Temperature）。通过模式寄存器，可以选择两个温度范围，一个是普通的的温度范围（例如0℃至85℃），另一个是扩展温度范围，比如最高到95℃。对于DRAM内部设定的这两种温度范围，DRAM将以恒定的频率和电流进行刷新操作。
8、局部自刷新（RASR，Partial Array Self-“refresh”）
这是DDR3的一个可选项，通过这一功能，DDR3内存芯片可以只刷新部分逻辑Bank，而不是全部刷新，从而最大限度的减少因自刷新产生的电力消耗。这一点与移动型内存（Mobile DRAM）的设计很相似。
9、点对点连接（P2P，Point-to-Point）
这是为了提高系统性能而进行了重要改动，也是与DDR2系统的一个关键区别。在DDR3系统中，一个内存控制器将只与一个内存通道打交道，而且这个内存通道只能一个插槽。因此内存控制器与DDR3内存模组之间是点对点（P2P，Point-to-Point）的关系（单物理Bank的模组），或者是点对双点（P22P，Point-to-two-Point）的关系（双物理Bank的模组），从而大大减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。不过目前有关DDR3内存模组的标准制定工作刚开始，引脚设计还没有最终确定。
除了以上9点之外，DDR3还在功耗管理，多用途寄存器方面有新的设计，但由于仍入于讨论阶段，且并不是太重要的功能，在此就不详细介绍了。
全面教你认识内存参数
全面教你认识内存参数 内存热点 Jany 2010-4-28
内存这样小小的一个硬件，却是PC系统中最必不可少的重要部件之一。而对于入门用户来说，可能从内存的类型、工作频率、接口类型这些简单的参数的印象都可能很模糊的，而对更深入的各项内存时序小参数就更摸不着头脑了。而对于进阶玩家来说，内存的一些具体的细小参数设置则足以影响到整套系统的超频效果和最终性能表现。如果不想当菜鸟的话，虽然不一定要把各种参数规格一一背熟，但起码有一个基本的认识，等真正需要用到的时候，查起来也不会毫无概念。 内存种类 目前，桌面平台所采用的内存主要为DDR 1、DDR 2和DDR 3三种，其中DDR1内存已经基本上被淘汰，而DDR2和DDR3是目前的主流。 DDR1内存 第一代DDR内存 DDR SDRAM 是 Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM 的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。 DDR2内存 第二代DDR内存
DDR2 是 DDR SDRAM 内存的第二代产品。它在 DDR 内存技术的基础上加以改进，从而其传输速度更快（可达800MHZ ），耗电量更低，散热性能更优良。 DDR3内存 第三代DDR内存 DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit 预读升级为8bit预读。DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。 三种类型DDR内存之间，从内存控制器到内存插槽都互不兼容。即使是一些在同时支持两种类型内存的Combo主板上，两种规格的内存也不能同时工作，只能使用其中一种内存。 内存SPD芯片 内存SPD芯片
电脑内存时序
举例9-9-9-27，一般1600的条子spd出厂就这么设置的 前面2个9对性能很重要，第2个9又比第1个9重要，比如说 我要超1866或者2133，设置成9-10-X-X基本没有问题，但是 设置成10-9-X-X就开不了机了，很多条子都这样子的，比如说 现在很火的3星金条。 第3位9基本上是打酱油的了，设置成9,10,11都对性能木有太大影响。 第4位数字基本就无视好了，设置21-36对测试都没变化，原来稳定的 还是稳定，原来开不了机的还是开不了。 以前的ddr2时代对内存的小参数很有影响，现在ddr3了，频率才是王道哦。 2133的-11-11-11-30都要比1866的-9-9-9-27测试跑分的多。当然平时用是感觉不出来的。 最后我再鄙视下金士顿的XX神条马甲套装，当年不懂事大价钱买的，就是YY用的， 1.65v上个1866都吃力，还要参数放的烂。 对性能影响最大的是CL 第一个9对性能影响最大。l第二个9对超频稳定性影响最大 最普通的ddr3 1333内存都可以1.5V运行在7-8-6-1666 CR1，77 Z博士： 一般来说，体现内存延迟的就是我们通常说的时序，如DDR2-800内存的标准时序：5-5-5-18，但DDR3-800内存的标准时序则达到了6-6-6-
15、DDR3-1066为7-7-7- 20、而DDR3-1333更是达到了9-9-9-25！ 土老冒： 俺想知道博士所说的5-5-5- 18、6-6-6-15等数字每一个都代表什么。 Z博士： 这4个数字的含义依次为： CAS Latency（简称CL值）内存CAS延迟时间，这也是内存最重要的参数之一，一般来说内存厂商都会将CL值印在产品标签上。 第二个数字是RAS－to－CAS Delay（tRCD），代表内存行地址传输到列地址的延迟时间。 第三个则是Row－precharge Delay（tRP），代表内存行地址选通脉冲预充电时间。 第四个数字则是Row－active Delay（tRAS），代表内存行地址选通延迟。 除了这四个以外，在AMD K8处理器平台和部分非Intel设计的对应Intel芯片组上，如NVIDIA nForce 680i SLI芯片组上，还支持内存的CMD 1T/2T Timing 调节，CMD调节对内存的性能影响也很大，其重要性可以和CL相比。 其实这些参数，你记得太清楚也没有太大用处，你就只需要了解，这几个参数越低，从你点菜到上菜的时间就越快。 土老冒： 好吧，俺自己也听得一头雾水，只需要记得它越低越好就行了。那么俺想问，为什么DDR3内存延迟提高了那么多，Intel和众多的内存模组厂商还要大力推广呢？
SDRAM内存详解(经典)
SDRAM内存详解（经典） 我们从内存颗粒、内存槽位接口、主板和内存之间的信号、接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路... 虽然目前SDRAM内存条价格已经接底线，内存开始向DDR和Rambus内存过渡。但是由于DDR内存是在SDRAM基础上发展起来的，所以详细了解SDRAM内存的接口和主板设计方法对于设计基于DDR内存的主板不无裨益。下面我们就从内存颗粒、内存槽位接口、主板和内存之间的信号接口几个方面来详细阐述SDRAM内存条和主板内存系统的设计思路。 内存颗粒介绍 对于DRAM（Dynamic Random Access Memory）内存我想凡是对于计算机有所了解的读者都不会陌生。这种类型的内存都是以一个电容是否充有电荷来作为存储状态的标志，电容冲有电荷为状态1，电容没有电荷为状态0。其最大优点是集成度高，容量大，但是其速度相对于SRAM (Static Random Access Memory) 内存来说慢了许多。目前的内存颗粒封装方式有许多种，本文仅仅以大家常见的TSSOP封装的内存颗粒为例子。 其各个管脚的信号定义和我们所使用的DIMM插槽的定义是相同的，对于不同容量的内存，地址信号的位数有所不同。另外一个需要注意的地方就是其供电电路。Vcc和Vss是为内存颗粒中的存储队列供电，而VccQ和VssQ是为内存颗粒中的地址和数据缓冲区供电。两者的作用不同。 我们对内存颗粒关心的问题主要是其颗粒的数据宽度（数据位数）和容量（寻址空间大小）。而对于颗粒自检、颗粒自刷新等等逻辑并不需要特别深入的研究，所以对此我仅仅是一笔带过，如果读者有兴趣的读者可以详细研究内存颗粒的数据手册。虽然内存颗粒有这么多的逻辑命令方式，但是由于目前北桥芯片和内存颗粒的集成度非常高，只要在布线和元器件的选择上严格按照内存规范来设计和制造，需要使用逻辑分析仪来调试电路上的差错的情况比较少，并且在设计过程中尽量避免出现这种情况。 168线DIMM内存插槽的信号定义 我们目前PC和Server使用的内存大都是168 Pins的SDRAM，区别只是其工作频率有的可能是100MHz频率，有的可能是133MHz频率的。但是只要是SDRAM，其DIMM插槽的信号定义是一样的。而这些引脚得定义就是设计内存条和主板所必须遵从的规范。 内存引脚主要分为如下几类：地址引脚、数据引脚（包含校验位引脚）、片选等控制信号、时钟信号。整个内存时序系统就是这些引脚上的信号配合产生。下面的表中就是内存插槽的引脚数量和引脚定义，对于一些没有定义或者是保留以后使用的信号就没有列出来。 符号功能详细描述 DQ [0-63] I/O 数据输入/输出 CB [0-7] I/O ECC内存的ECC校验输入/输出 A [0-13] I/O 地址选择 BA [0-1] Control Bank选择 CS [0-3] Control 片选信号 RAS Control 行地址选择信号 CAS Control 列地址选择信号 DQMB [0-7] Control 数据掩码控制（DQ Mask）高有效* WE Control 写允许信号 CK [0-3] Clock 时钟信号 CKE [0-1] Clock 时钟允许信号** REGE Control 寄存器 (Registered) 允许信号
DDR系列内存详解及硬件设计规范-Michael
D D R 系列系列内存内存内存详解及硬件详解及硬件 设计规范 By: Michael Oct 12, 2010 haolei@https://www.360docs.net/doc/5e16328453.html,
目录 1.概述 (3) 2.DDR的基本原理 (3) 3.DDR SDRAM与SDRAM的不同 (5) 3.1差分时钟 (6) 3.2数据选取脉冲（DQS） (7) 3.3写入延迟 (9) 3.4突发长度与写入掩码 (10) 3.5延迟锁定回路（DLL） (10) 4.DDR-Ⅱ (12) 4.1DDR-Ⅱ内存结构 (13) 4.2DDR-Ⅱ的操作与时序设计 (15) 4.3DDR-Ⅱ封装技术 (19) 5.DDR-Ⅲ (21) 5.1DDR-Ⅲ技术概论 (21) 5.2DDR-Ⅲ内存的技术改进 (23) 6.内存模组 (26) 6.1内存模组的分类 (26) 6.2内存模组的技术分析 (28) 7.DDR 硬件设计规范 (34) 7.1电源设计 (34) 7.2时钟 (37) 7.3数据和DQS (38) 7.4地址和控制 (39) 7.5PCB布局注意事项 (40) 7.6PCB布线注意事项 (41) 7.7EMI问题 (42) 7.8测试方法 (42)
摘要： 本文介绍了DDR 系列SDRAM 的一些概念和难点，并分别对DDR-I/Ⅱ/Ⅲ的技术特点进行了论述，最后结合硬件设计提出一些参考设计规范。 关键字关键字：：DDR, DDR, SDRAM SDRAM SDRAM, , , 内存模组内存模组内存模组, , , DQS DQS DQS, DLL, MRS, ODT , DLL, MRS, ODT , DLL, MRS, ODT Notes : Aug 30, 2010 – Added DDR III and the PCB layout specification - by Michael.Hao
超频内存时序表
内存时序 一种参数，一般存储在内存条的SPD上。2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，他是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上。RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间。Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间。Row－active Delay（tRAS），内存行地址选通延迟。这是玩家最关注的4项时序调节，在大部分主板的BIOS中可以设定，内存模组厂商也有计划的推出了低于JEDEC认证标准的低延迟型超频内存模组，在同样频率设定下，最低“2-2-2-5”这种序列时序的内存模组确实能够带来比“3-4-4-8”更高的内存性能，幅度在3至5个百分点。 在一些技术文章里介绍内存设置时序参数时，一般数字“A-B-C-D”分别对应的参数是 “CL-tRCD-tRP-tRAS”，现在你该明白“2-3-3-6”是什么意思了吧？！^_^下面就这几个参数及BIOS设置中影响内存性能的其它参数逐一给大家作一介绍： 一、内存延迟时序“CL-tRCD-tRP-tRAS”的设置 首先，需要在BIOS中打开手动设置，在BIOS设置中找到“DRAM Timing Selectable”，BIOS设置中可能出现的其他描述有：Automatic Configuration、DRAM Auto、Timing Selectable、Timing Configuring By SPD等，将其值设为“Menual”（视BIOS的不同可能的选项有：On/Off或Enable/Disable），如果要调整内存时序，应该先打开手动设置，之后会自动出现详细的时序参数列表： Command Per Clock(CPC) 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。 显然，也是越短越好。但当随着主板上内存模组的增多，控制芯片组的负载也随之增加，过短的命令间隔可能会影响稳定性。因此当你的内存插得很多而出现不太稳定的时间，才需要将此参数调长。目前的大部分主板都会自动设置这个参数。 该参数的默认值为Disable(2T)，如果玩家的内存质量很好，则可以将其设置为Enable(1T)。CAS Latency Control(tCL) 可选的设置：Auto，1，1.5，2，2.5，3，3.5，4，4.5。 一般我们在查阅内存的时序参数时，如“3-4-4-8”这一类的数字序列，上述数字序列分别对应的参数是“CL-tRCD-tRP-tRAS”。这个3就是第1个参数，即CL参数。 CAS Latency Control(也被描述为tCL、CL、CAS Latency Time、CAS Timing Delay)，CAS latency是“内存读写操作前列地址控制器的潜伏时间”。CAS控制从接受一个指令到执行指令之间的时间。因为CAS主要控制十六进制的地址，或者说是内存矩阵中的列地址，所以它是最为重要的参数，在稳定的前提下应该尽可能设低。 内存是根据行和列寻址的，当请求触发后，最初是tRAS（Activeto Precharge Delay），预充电后，内存才真正开始初始化RAS。一旦tRAS激活后，RAS（Row Address Strobe ）开始进行需要数据的寻址。首先是行地址，然后初始化tRCD，周期结束，接着通过CAS访问所需数据的精确十六进制地址。期间从CAS开始到CAS结束就是CAS延迟。所以CAS是找到数据的最后一个步骤，也是内存参数中最重要的。 这个参数控制内存接收到一条数据读取指令后要等待多少个时钟周期才实际执行该指令。同时该参数也决定了在一次内存突发传送过程中完成第一部分传送所需要的时钟周期数。这个参数越小，则内存的速度越快。必须注意部分内存不能运行在较低的延迟，可能会丢失数据，因此在提醒大家把CAS延迟设为2或2.5的同时，如果不稳定就只有进一步提高它了。而且提高延迟能使内存运行在更高的频率，所以需要对内存超频时，应该试着提高CAS延迟。
DDR内存时序设置详解
内存时序设置详解 内容概要 关键词：内存时序参数设置 导言：是否正确地设置了内存时序参数，在很大程度上决定了系统的基本性能。本文详细介绍了内存时序相关参数的基本涵义及设置要点。 与传统的SDRAM相比，DDR（Dual date rate SDRSM：双倍速率SDRAM），最重要的改变是在界面数据传输上，其在时钟信号上升缘与下降缘时各传输一次数据，这使得DDR 的数据传输速率为传统SDRAM的两倍。同样地，对于其标称的如DDR400，DDR333，DDR266数值，代表其工作频率其实仅为那些数值的一半，也就是说DDR400 工作频率为200MHz。 FSB与内存频率的关系 首先请大家看看FSB(Front Side Bus：前端总线)和内存比率与内存实际运行频率的关系。 FSB/MEM比率实际运行频率 1/1 200MHz 1/2 100MHz 2/3 133MHz 3/4 150MHz 3/05 120MHz 5/6 166MHz 7/10 140MHz 9/10 180MHz 对于大多数玩家来说，FSB和内存同步，即1:1是使性能最佳的选择。而其他的设置都是异步的。同步后，内存的实际运行频率是FSBx2，所以，DDR400的内存和200MHz的FSB正好同步。如果你的FSB为240MHz，则同步后，内存的实际运行频率为240MHz x 2 = 480MHz。
FSB与不同速度的DDR内存之间正确的设置关系 强烈建议采用1：1的FSB与内存同步的设置，这样可以完全发挥内存带宽的优势。内存时序设置 内存参数的设置正确与否，将极大地影响系统的整体性能。下面我们将针对内存关于时序设置参数逐一解释，以求能让大家在内存参数设置中能有清晰的思路，提高电脑系统的性能。 涉及到的参数分别为： ?CPC : Command Per Clock ?tCL : CAS Latency Control ?tRCD : RAS to CAS Delay ?tRAS : Min RAS Active Timing ?tRP : Row Precharge Timing ?tRC : Row Cycle Time ?tRFC : Row Refresh Cycle Time ?tRRD : Row to Row Delay(RAS to RAS delay) ?tWR : Write Recovery Time ?……及其他参数的设置 CPC : Command Per Clock 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。
SDRAM时序控制
SDRAM的时序控制 一、SDRAM的外在物理结构 (1)P-Bank 为保证CPU的正常工作，SDRAM必须一次传输完CPU在一个传输周期内所需要的数据量，也就是CPU数据总线的位宽（bit），这个位宽也就是物理Bank（Physical Bank, P-Bank）的位宽，所以内存需要组成P-Bank来与CPU打交道。 (2)芯片位宽与芯片数量 然而每个内存芯片都有自己的位宽，即每个传输周期能提供的数据量。由于技术要求、成本和实用性等方面限制，内存芯片的位宽一般都小于P-Bank的位宽，这就需要多颗内存芯片并联工作，以提供CPU正常工作时一个传输周期内所需要的数据量。所以，P-Bank实际上就是一组内存芯片的集合，这个集合的位宽总和=P-Bank的位宽=CPU数据位宽，但这个集合的数据容量没有限制。 一个SDRAM只有一个P-Bank已经不能满足容量的需要，所以，多个芯片组可以支持多个P-Bank，一次选择一个P-Bank工作。 (3)SDRAM的封装 SIMM: Single In-line Memory Module，单列内存模组，内存模组就是我们常说的内存条，所谓单列是指模组电路板与主板插槽的接口只有一列引脚（虽然两侧都有金手指pin）DIMM: Double In-line Memory Module, 双列内存模组，所谓双列是指模组电路板与主板插槽的接口有两列引脚，模组电路板的每侧金手指对应一列引脚。 DIMM是SDRAM集合形式的最终体现。前文讲过P-Bank对芯片集合的位宽有要求，对芯片集合的容量则没有任何限制。高位宽的芯片可以让DIMM的设计简单一些（因为所用的芯片少），但在芯片容量相同时，这种DIMM的容量就肯定比不上采用低位宽芯片的模组，因为后者在一个P-Bank中可以容纳更多的芯片。 SDRAM的引脚与封装： 二、SDRAM内部逻辑结构 (1)L-Bank SDRAM的内部实际上是一个存储阵列，就如同表格一样，而每个单元格就称为存储单元，这张表格就成为逻辑Bank(Logical Bank, L-Bank)。考虑到技术、成本、执行效率等方面原因，不可能只需要一个全容量的L-Bank，所以人们在SDRAM内部分割多个L-Bank，目前基本都是4个，内存访问时，一次只能是一个L-Bank。
内存的时序以及内存时序优化
一种参数，一般存储在内存条的SPD上。2-2-2-8 4个数字的含义依次为：CAS Latency（简称CL值）内存CAS延迟时间，他是内存的重要参数之一，某些牌子的内存会把CL值印在内存条的标签上。RAS－to－CAS Delay（tRCD），内存行地址传输到列地址的延迟时间。Row－precharge Delay（tRP），内存行地址选通脉冲预充电时间。Row－active Delay（tRAS），内存行地址选通延迟。这是玩家最关注的4项时序调节，在大部分主板的BIOS中可以设定，内存模组厂商也有计划的推出了低于JEDEC认证标准的低延迟型超频内存模组，在同样频率设定下，最低“2-2-2-5”这种序列时序的内存模组确实能够带来比“3-4-4-8”更高的内存性能，幅度在3至5个百分点。 在一些技术文章里介绍内存设置时序参数时，一般数字“A-B-C-D”分别对应的参数是“CL-tRCD-tRP-tRAS”，现在你该明白“2-3-3-6”是什么意思了吧？！^_^下面就这几个参数及BIOS设置中影响内存性能的其它参数逐一给大家作一介绍： 一、内存延迟时序“CL-tRCD-tRP-tRAS”的设置 首先，需要在BIOS中打开手动设置，在BIOS设置中找到“DRAM Timing Selectable”，BIOS设置中可能出现的其他描述有：Automatic Configuration、DRAM Auto、Timing Selectable、Timing Configuring By SPD等，将其值设为“Menual”（视BIOS的不同可能的选项有：On/Off 或Enable/Disable），如果要调整内存时序，应该先打开手动设置，之后会自动出现详细的时序参数列表： Command Per Clock(CPC) 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。 显然，也是越短越好。但当随着主板上内存模组的增多，控制芯片组的负载也随之增加，过短的命令间隔可能会影响稳定性。因此当你的内存插得很多而出现不太稳定的时间，才需要将此参数调长。目前的大部分主板都会自动设置这个参数。 该参数的默认值为Disable(2T)，如果玩家的内存质量很好，则可以将其设置为Enable(1T)。 CAS Latency Control(tCL) 可选的设置：Auto，1，1.5，2，2.5，3，3.5，4，4.5。 一般我们在查阅内存的时序参数时，如“3-4-4-8”这一类的数字序列，上述数字序列分别对应的参数是“CL-tRCD-tRP-tRAS”。这个3就是第1个参数，即CL参数。 CAS Latency Control(也被描述为tCL、CL、CAS Latency Time、CAS Timing Delay)，CAS latency 是“内存读写操作前列地址控制器的潜伏时间”。CAS控制从接受一个指令到执行指令之间的时间。因为CAS主要控制十六进制的地址，或者说是内存矩阵中的列地址，所以它是最为重要的参数，在稳定的前提下应该尽可能设低。 内存是根据行和列寻址的，当请求触发后，最初是tRAS（Activeto Precharge Delay），预充电后，内存才真正开始初始化RAS。一旦tRAS激活后，RAS（Row Address Strobe ）开始进行需要数据的寻址。首先是行地址，然后初始化tRCD，周期结束，接着通过CAS访问所需数据的精确十六进制地址。期间从CAS开始到CAS结束就是CAS延迟。所以CAS是找到数据的最后一个步骤，也是内存参数中最重要的。 这个参数控制内存接收到一条数据读取指令后要等待多少个时钟周期才实际执行该指令。同时该参数也决定了在一次内存突发传送过程中完成第一部分传送所需要的时钟周期数。这个参数越小，则内存的速度越快。必须注意部分内存不能运行在较低的延迟，可能会丢失
内存时序修改教程
如题，首先上个修改的好的低时序,给大伙看看改好后的效果，原时序为1066频率下的7-7-7-20（1333内存条降频到1066） 这是原始时序： 修改后的低时序：
也许有人发现问题了，频率变了，没错，但是这个只是内存频率变了，实际有效频率依然是1066（533)
虽然如此，但是偶们已经达到偶们的目的——时序变低了（6-6-6-19,如上图），而这结果带来的影响不仅仅只是参数变了，请看下两图： 这是原始参数7-7-7-20时序在EVREST内存测试中的成绩：
这是在EVREST的内存测试中修改后的低时序6-6-6-19的成绩：
可以明显的看出低时序相对原始时序在内存读写性能上的提升，这低时序正是追求性能的DIY玩家所需要的，反之，高时序则是稳定性的保证，然而因为内存颗粒体制的差别，过低的时序反而会引起系统的不稳定（本人亲测过修改成了4-4-4-12时序的4G DDR2 800的尔必达日本原厂条，结果开机不能）同时也是金士顿HYPERX神条强势的原因（颗粒体制）。 这只是个引子，一是希望让大家了解下修改时序的意义和效果，也是为不死兄説的1656上1333频率做准备，既然知道了高时序能保证稳定性，那么对于要超到1333内存频率的I3/I5(包括I7 6系列）的1656来说，通过修改时序达到1333内存默认时序，对超频到1333来说，是一个有力的保证。接下来偶就将修改过程一步步教给大家： 首先,偶们用到的工具软件有：THAIPHOON BURNER 6.3 SuperBlaster Edition（DRIVER Signature Enforcement Overrider,该软件是专为64位系统修改时序准备的，32位WINDOWS系统不需要。使用方法看见P.S.部分） THAIPHOON BURNER 的修改基本原理与方法，与流行一时的SPDTOOLS差不多，不
内存基本知识详解
内存这样小小的一个硬件，却是PC系统中最必不可少的重要部件之一。而对于入门用户来说，可能从内存的类型、工作频率、接口类型这些简单的参数的印象都可能很模糊的，而对更深入的各项内存时序小参数就更摸不着头脑了。而对于进阶玩家来说，内存的一些具体的细小参数设置则足以影响到整套系统的超频效果和最终性能表现。如果不想当菜鸟的话，虽然不一定要把各种参数规格一一背熟，但起码有一个基本的认识，等真正需要用到的时候，查起来也不会毫无概念。 内存种类 目前，桌面平台所采用的内存主要为DDR 1、DDR 2和DDR 3三种，其中DDR1内存已经基本上被淘汰，而DDR2和DDR3是目前的主流。 DDR1内存 第一代DDR内存 DDR SDRAM 是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。 DDR2内存
第二代DDR内存 DDR2 是DDR SDRAM 内存的第二代产品。它在DDR 内存技术的基础上加以改进，从而其传输速度更快（可达800MHZ ），耗电量更低，散热性能更优良。 DDR3内存 第三代DDR内存
DDR3相比起DDR2有更低的工作电压，从DDR2的1.8V降落到1.5V，性能更好更为省电；DDR2的4bit预读升级为8bit预读。DDR3目前最高能够1600Mhz的速度，由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度，因而首批DDR3内存模组将会从1333Mhz的起跳。 三种类型DDR内存之间，从内存控制器到内存插槽都互不兼容。即使是一些在同时支持两种类型内存的Combo主板上，两种规格的内存也不能同时工作，只能使用其中一种内存。 内存SPD芯片 内存SPD芯片 SPD(Serial Presence Detect): SPD是一颗8针的EEPROM（Electrically Erasable Programmable ROM 电可擦写可编程只读存储器）, 容量为256字节，里面主要保存了该内存的相关资料，如容量、芯片厂商、内存模组厂商、工作速度等。SPD的内容一般由内存模组制造商写入。支持SPD的主板在启动时自动检测SPD中的资料，并以此设定内存的工作参数。 启动计算机后，主板BIOS就会读取SPD中的信息，主板北桥芯片组就会根据这些参数信息来自动配置相应的内存工作时序与控制寄存器，从而可以充分发挥内存条的性能。上述情况实现的前提条件是在BIOS设置界面中，将内存设置选项设为“By SPD”。当主板从内存条中不能检测到SPD信息时，它就只能提供一个较为保守的配置。 从某种意义上来说，SPD芯片是识别内存品牌的一个重要标志。如果SPD内的参数值设置得不合理，不但不能起到优化内存的作用，反而还会引起系统工作不稳定，甚至死机。因此，很多普通内存或兼容内存厂商为了避免兼容性问题，一般都将SPD中的内存工作参数设置得较为保守，从而限制了内存性能的充分发挥。更有甚者，一些不法厂商通过专门的读
SDRAM的相关时序参数设置(精)
在我们一般用的什么 SRAM 啊, PSRAM 啊, RAM 啊, 一般而言都是有多少根地址线, 然后可以算出寻址空间, 比如有 11根地址线, 那寻址空间就是 2的 11次方减 1。但是 SDRAM 是分列地址和行地址的, 行、列地址线是复用的, 所以有时候我们看到说寻址空间有多大多大,但是看看地址线怎么就那么几根啊,呵呵。SDRAM 一般还有 2根 BANK 的线,分成 4个 BANK ,在有的处理器的 SDRAM 控制模块中,这两根线可能映射到地址线的某两根去。一般芯片常按照以下方式写芯片的配置,比如 4Meg x 4 x 16,那这个芯片就是 256Mbits 。其中 16指数据线是 16根,中间一个 4是只分 4个 BANK , 每个 BANK 是 4Meg 。 SDRAM CAS Latency Time(内存 CAS 延迟时间可选项:2, 3。内存 CAS (Column Address Strobe, 列地址选通脉冲延迟时间控制 SDRAM 内存接收到一条数据读取指令后要等待多少个时钟周期才实际执行该指令。同时该参数也决定了在一次内存突发传送过程中完成第一部分传送所需要的时钟周期数。这个参数越小,则内存的速度越快。在 133MHz 频率下,品质一般的兼容内存大多只能在 CAS=3下运行,在 CAS=2下运行会使系统不稳定、丢失数据甚至无法启动。 CAS 延迟时间是一个非常重要的内存参数,对电脑性能的影响比较大, Intel 与 VIA 就 PC133内存规范的分歧也与此参数有关, Intel 认为 PC133内存应能稳定运行于 133MHz 频率、 CAS=2下, 而 VIA 认为 PC133内存能稳定运行于 133MHz 频率即可, 并未特别指定 CAS 值, 因此 Intel 的规范更加严格, 一般只有品牌内存才能够满足此规范,所以大家感觉 Intel 的主板比较挑内存。 SDRAM Cycle Time Tras/Trc(内存 Tras/Trc时钟周期可选项:5/7, 7/9。该参数用于确定 SDRAM 内存行激活时间和行周期时间的时钟周期数。 Tras 代表 SDRAM 行激活时间(Row Active Time ,它是为进行数据传输而开启行单元所需要的时钟周期数。 Trc 代表 SDRAM 行周期时间(Row Cycle Time ,它是包括行单元开启和行单元刷新在内的整个过程所需要的时钟周期数。出于最佳性能考虑可将该参数设为5/7,这时内存的速度较快,但有可能出现因行单元开启时间不足而影响数据传输的情况,在 SDRAM 内存的工作频率高于 100MHz 时尤其是这样,即使是品牌内存大多也承受不了如此苛刻的设置。
内存参数的设置
内存参数的设置正确与否，将极大地影响系统的整体性能。下面我们将针对内存关于时序设置参数逐一解释，以求能让大家在内存参数设置中能有清晰的思路，提高电脑系统的性能。 涉及到的参数分别为： CPC : Command Per Clock tCL : CAS Latency Control tRCD : RAS to CAS Delay tRAS : Min RAS Active Timing tRP : Row Precharge Timing tRC : Row Cycle Time tRFC : Row Refresh Cycle Time tRRD : Row to Row Delay(RAS to RAS delay) tWR : Write Recovery Time ……及其他参数的设置 CPC : Command Per Clock 可选的设置：Auto，Enable(1T)，Disable(2T)。 Command Per Clock(CPC：指令比率，也有翻译为：首命令延迟)，一般还被描述为DRAM Command Rate、CMD Rate等。由于目前的DDR内存的寻址，先要进行P-Bank的选择（通过DIMM上CS片选信号进行），然后才是L-Bank/行激活与列地址的选择。这个参数的含义就是指在P-Bank选择完之后多少时间可以发出具体的寻址的L-Bank/行激活命令，单位是时钟周期。 显然，CPC越短越好。但当随着主板上内存模组的增多，控制芯片组的负载也随之增加，过短的命令间隔可能会影响稳定性。因此当你的内存插得很多而出现不太稳定的时间，才需要将此参数调长。目前的大部分主板都会自动设置这个参数。 该参数的默认值为Disable(2T)，如果玩家的内存质量很好，则可以将其设置为Enable(1T)。 tCL : CAS Latency Control(tCL) 可选的设置：Auto，1，1.5，2，2.5，3，3.5，4，4.5。 一般我们在查阅内存的时序参数时，如“3-4-4-8”这一类的数字序列，上述数字序列分别对应的参数是“CL-tRCD-tRP-tRAS”。这个3就是第1个参数，即CL参数。 CAS Latency Control(也被描述为tCL、CL、CAS Latency Time、CAS Timing Delay)，CAS latency是“内存
altera-ddr2 sdram ip核参数设置及读写时序
1、Uniphy整体框图： 2、存储控制器连接图 PHY的时钟与复位信号 1、pll_ref_clk：PLL参考时钟输入。 2、global_reset_n：全局复位信号，对PLL和PHY里的所有逻辑单元进行复位。 3、soft_reset_n:软复位信号，对phy复位，不对PLL复位。当soft_reset_n为低时，输出的 afi_reset_n信号也为低。
3、各个模块间的接口信号 3、1控制器与用户接口间使用的Avalon相关信号线： 下表是本地接口信号，在altera例化的IP核里，本地用户接口使用的是avalon总线 Local_addr：指的是用户接口端的地址线，位宽计算方法如下： 1）当只使用1pcs 外部存储器时： 位宽=bank位宽+行位宽+列位宽-1； 2）当使用多片片外存储器时： 位宽=芯片位宽+bank位宽+行位宽+列位宽-1； 计算位宽时减1 是因为用户数据接口宽度是memory侧数据宽度的两倍（memory 侧是在时钟的上升和下降沿都收发数据，而用户侧只在时钟的上升沿收发数据，假如用户读写数据的时钟频率与memory侧的数据频率相同，那么，在时钟上升沿来时，用户侧发送的数据位宽应是memory侧数据位宽的两倍）。 local_be：字节使能信号（用于向控制器写数据时），与memory侧的DM（data mask ）信号作用一样，比如，当想使local_data的某8位数据无效，将local_be 的对应位置0即可。 local_burstbegin：本地突发开始信号，当avalon总线开始突发读写时，将此信号置位‘1’。（使用条件：本地接口是avalon总线，且memory侧的突发长度大 于2） local_size:本地突发长度，即连续读或写的local_data个数。长度不能超过ddrip 核里配置的maximum avalon- mm burst length的长度。 local_wdata:本地写数据。 local_write_req:写请求信号。只有当local_ready信号为高时，才能发起写请求。 local_rdata:本地读数据。 local_read_req:读请求信号。只有当local_ready信号为高时，才能发起读请求。 local_rdata_valid:本地读数据有效标志，当其为高时，表示此时local_rdata数据有效。 local_ready:为‘1’时表示此时控制器可以接受读写请求信号。 local_refresh_req：刷新控制器请求信号。 local_refresh_ack：刷新请求确认标志，表示一次刷新完成标志。 local_init_done:本地初始化memory完成标志。 local_wdata_req:写数据请求信号。在avalon-mm模式时不使用该信号。
DDR2内存时序调节方法
DDR2内存时序调节方法 DDR2内存已经成为目前绝大部分用户的标配产品，而如何合理设置DDR2的参数就成为了不少用户（尤其是菜鸟用户）的最想了解的地方。当你超频的时候，如何平衡内存频率和参数之间的关系；究竟如何合理选取内存频率，什么参数才是带来最高性能呢？相信这些问题是目前最多用户最想了解。 其实要了解这些东西，首先要明白DDR2内存在BIOS中的参数设置情况。因为要提高系统整体性能，并不只是简单超频CPU外频，调高内存频率这么简单，将一大堆数字合理地分配和组合才是最为重要的。目前市场上销售的DDR2内存主要按频率来划分，譬如DDR2 533、DDR2 667、DDR2 800就是消费者最常见的产品（注：部分厂商推出DDR2 1000高频DDR2内存，但这些DDR2内存在市场上并不多见，而价格昂贵，所以我们就暂时不讨论一些超频型DDR2内存）。在这三款内存产品当中，就数DDR2 667内存最为多人购买，因为它同时具备了性能、价格、兼容性这些特点，而DDR2 533已经逐步被DDR2 667所取代。 如果您的内存为镁光D9颗粒，请直接参考本站《镁光小D9内存超频调教全攻略》，如果您是DDR内存，请参考本站《教你如何调整DDR内存参数》 至于目前频率较高DDR2 800也逐渐成为玩家购买的对象，因为Intel双核心平台对高频DDR2内存有着极大需求，要发挥酷睿2最大威力，一条高频率、可运行高参数的DDR2内存是非常重要的。鉴于AMD AM2处理器内置了DDR2内存控制器，所以AM2平台的DDR2设置方法与Intel平台有着不同。 最稳当的DDR2内存设置方法，就是在主板BIOS当中将DDR2的设置参数设为By SPD，而这个选项也是最安全的DDR2内存设置方法。不过这个设置最大缺点是，没有将内存的潜力发挥出来，只是用安全换来相对较低的性能。如果你想超频手中的DDR2，那么By SPD选项将不是你的设置的地方，手动调整才是你的手段。 相对于频率、温度等因素而言，内存时序往往是非常容易被大家忽略的一个要素，但是其重要性却时刻影响着电脑的性能。我们偶尔会听到“某某内存针对某某平台做了优化”，这里起到关键作用的就是内存时序，在K8平台表现的更明显。一般来说，调节到较好的内存时序可以让内存在现有的频率内得到最佳的性能，而较差的内存时序，则可以让内存的超频能力得到大幅提升。 对于我们而言，如果需要内存超频，则可以考虑降低内存的时序，如果不想超频而又希望提高性能，则可以尝试优化内存时序。 CPU-Z帮大忙 我们可以借助一款查看系统信息的小软件看到自己电脑上的内存时序是如何设置的，它就是CPU-Z。这款软件的主要功能是查看关于CPU、主板和内存的关键信息。当我们切换到软件的“Memory”选项卡时，内存的所有关键信息就都出现了，其中的CAS # Latency、RAS to CAS # Latency、RAS # Precharge、Cycle Time（Tras）、Bank Cycle Time（Trc）、Dram Idle Timer都是
SDRAM原理与操作时序(全)
SDRAM的原理和时序 一、 SDRAM内存模组与基本结构 我们平时看到的SDRAM都是以模组形式出现，为什么要做成这种形式呢？这首先要接触到两个概念：物理Bank与芯片位宽。 1、物理Bank 传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit （位）。当时控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，而这个位宽就称之为物理Bank（Physical Bank，下文简称P-Bank）的位宽。所以，那时的内存必须要组织成P-Bank来与CPU打交道。资格稍老的玩家应该还记得Pentium刚上市时，需要两条72pin的SIMM才能启动，因为一条72pin -SIMM只能提供32bit 的位宽，不能满足Pentium的64bit数据总线的需要。直到168pin-SDRAM DIMM上市后，才可以使用一条内存开机。 不过要强调一点，P-Bank是SDRAM及以前传统内存家族的特有概念，RDRAM 中将以通道（Channel）取代，而对于像Intel E7500那样的并发式多通道DDR系统，传统的P-Bank概念也不适用。 2、芯片位宽 上文已经讲到SDRAM内存系统必须要组成一个P-Bank的位宽，才能使CPU正常工作，那么这个P-Bank位宽怎么得到呢？这就涉及到了内存芯片的结构。 每个内存芯片也有自己的位宽，即每个传输周期能提供的数据量。理论上，完全可以做出一个位宽为64bit的芯片来满足P-Ban k的需要，但这对技术的要求很高，在成本和实用性方面也都处于劣势。所以芯片的位宽一般都较小。台式机市场所用的SDRAM芯片位宽最高也就是16bit，常见的则是8bit。这样，为了组成P-Bank所需的位宽，就需要多颗芯片并联工作。对于16bi t芯片，需要4颗（4×16bit=64bit）。对于8bit芯片，则就需要8颗了。 以上就是芯片位宽、芯片数量与P-Bank的关系。P-Bank其实就是一组内存芯片的集合，这个集合的容量不限，但这个集合的总位宽必须与CPU数据位宽相符。随着计算机应用的发展，
内存的原理和时序(SDRAM、DDR、DDR-Ⅱ、Rambus DRAM)-下
第二章 DDR SDRAM的原理和时序 DDR SDRAM 全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。DDR SDRAM 在原有的SDRAM 的基础上改进而来。也正因为如此，DDR 能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。由于SDRAM 的结构与操作在前一章已有详细阐述，所以本文只着重讲讲DDR 的原理和DDR SDRAM 相对于传统SDRAM（又称SDR SDRAM）的不同。 DDR SDRAM可在一个时钟周期内传送两次数据 2.1 DDR的基本原理 有很多文章都在探讨DDR 的原理，但似乎也不得要领，甚至还带出一些错误的观点。首先我们看看一张DDR 正规的时序图。 DDR SDRAM 读操作时序图
从中可以发现它多了两个信号： CLK#与DQS，CLK#与正常CLK 时钟相位相反，形成差分时钟信号。而数据的传输在CLK 与CLK#的交叉点进行，可见在CLK 的上升与下降沿（此时正好是CLK#的上升沿）都有数据被触发，从而实现DDR。在此，我们可以说通过差分信号达到了DDR 的目的，甚至讲CLK#帮助了第二个数据的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现DDR，还要从其内部的改进说起。 DDR 内存芯片的内部结构图，注意比较上文中SDRAM 的结构图 这也是一颗128Mbit 的内存芯片，标称规格也与前文的SDRAM 一样为32×4bit。从图中可以看出来，白色区域内与SDRAM 的结构基本相同，但请注意灰色区域，这是与SDRAM 的不同之处。 首先就是内部的L-Bank 规格。SDRAM 中L-Bank 存储单元的容量与芯片位宽相同，但在DDR SDRAM 中并不是这样，存储单元的容量是芯片位宽的一倍，所以在此不能再套用讲解SDRAM 时“芯片位宽=存储单元容量”的公式了。也因此，真正的行、列地址数量也与同规格SDRAM 不一样了。 以本芯片为例，在读取时，L-Bank 在内部时钟信号的触发下一次传送8bit 的数据给读取锁存器，再分成两路4bit 数据传给复用器，由后者将它们合并为一路4bit 数据流，然后由发送器在DQS 的控制下在外部时钟上升与下降沿分两次传输4bit 的数据给北桥。这样，如果时钟频率为100MHz，那么在I/O 端口处，由于是上下沿触发，那么就是传输频率就是200MHz。 现在大家基本明白DDR SDRAM 的工作原理了吧，这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O 总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n 代表芯片位宽）。