一天学会用Allegro画电源板-4月28日更新

Cadence Allegro

Allgro17.0----.

Allegro

500

Allegro

--------for Altium Designer PADS99SE

*allegro allegro

1.1D PCB

PS PCB

1.2Or CAD Capture CIS File New Project name Create a New Project Using

PC Board Wizard;Location OK

""""

1.3 1Place Part;2"P"3

Part""

1.4Place Wire,

1.5

1.6Place Text,

1.7

2.1

File New Library,COPY

New Part

Name IC74H595

Part Reference Prefix IC U Q LED D C R PCB Footprint "OK"4

Place Pin,Nam Number1,"OK"

shape Type

2.2 Ctl Edit properties, Name

""......GND GND1GND2GND3......

2.3

2.2 Add Library

Part

AD PADS

3.1 PCB FootPrint ,PCB

PCB""

"PCB Footprint"Edit"OK"

0805

allegro

\Cadence\SPB_17.0\share\pcb\pcb_lib\devices symbols PCB symbols

3.2 .dsn,Tools Create Netlist...

""PCB

PS PADS PADS

LOGIC OrCAD10.3~5logic OrCAD OrCAD

~~~~~~~~~~~~~~~~~~~.......~~~~~~~~~~~~~~~~~~~~~~

allegro skill

skill PCB

1Allegro PCB

gerber. log log gerber

gerber log log

gerber CAM3509.5

PCB PDF

3gerber protel99

allegro gerber

gerber

4gerber

AD99SE

gerber

PCB

Allegro

DXF

4.1

Allegro File New,

Drawing Name PCB Browse OK

PCB

""Design Parameter Editor, Design

4.2 35mmx60mm allegro Command

""X00

0X0y

x 60 y 060mm x 60 y 35 y

""outline()

File Import Logic,

Design entry CIS(Capture)Import

allegro""

Quick Place

allegro

g+Place Quick Place

F31~9+

F3""

top bottom

Etch

Board Geometry Outline Package Geometry

Board Geometry Package Geometry

silkscreen. Manufacturing

Autosilk Visibility Find

Option""

PCBA""

Etch,Static Solid Visibility DRC

skill Assign shape net shape Cline , shape

0.1mm skill https://www.360docs.net/doc/801246205.html,/s/1mi90mXq

1""

2310V3

cut shape skill merge shape Merge shape

******>>>>>>>>>>>>>>>>

""SOP layer both.

"silkscreen"

Components allegro

8.1""

setup text sizes

8.2

find text()

Gerber()

SMD

NC Drill NC Parameters.

NC Parameters

Format2508.00000, 3 3,008.000, 993Close

Drill

5.3

Drill Legend OK

OK5

NC Route Route

5.4

parameters

*Undefined line width0. PCB0gerber0.1mm.

Create Artwork gerber gerber

PCB PCB PCB log gerber

Allegro bottom top

top bottom bottom

CAM350gerber CAM350PCB

gerber

allegro

gerber

allegro PCB

skill

PCB**********************

1.skill skill cadence allegro skill allegro

allegro

skill skills allegro

11skill skill LED LED

2.skill g+++g 0.2+

4.skill BMP skill IPF

5.allegro(SPB_Data)

6.2+0.2mm3+0.3mm. F7

F9shape

PCB Footprint

1.0.9mm2mm

2.Pad Editor

Star Thru Pin, mm mils

mils File---New

Name OK drill0.9

Drill Symbol gerber0.8

PCB

Design Layers

2mm copy paste

Mask Layers ()0.1mm,

Close Save with warning,yes

windows

Pad Designer PCB Allegro

Prmed""

30mm

Add pin

8mm

Command x00

8mm

1REF234 5

1PCB

2placebound

REF assembly silkscreen

silkscreen REF

"*"

Aseembly0place bound shape

0.15mm. 0.2mm

layout

0603

~~~~~~~~~~~~ ~~~~~~~~~~~~

physical spacing same net spacing physical

route keepin,option etch-top.

route keepin

etch-bottom

allegro PCB

21via2.3 tools4via

(5)value

3Edit Properties,Find--Find by name Drawing,Jumper_List

,OK

jumper.

PCB

mddify design padstack

Edit pad designer

Import

Allegro

Set up User Perferences Editor,

shape flash

***Allegro

allegro shape

Etch shape

pad designer mask Layer shape

footprint17.0

allegro Mechanical

mechanical-Mechanical

Design layers Mask layers

close allegro route keepout

route PCB Routor Route Editor

allegro route PCB Routor R oute Automatic...Route Editor

AD PADS

Miter after route

allegro 1mm

Allegro16.5教程实用学习笔记

目录一、常用操作 (3) 1、Extents选项无法改小 (3) 2、没有自己的Pad (3) 3、命令放入焊盘 (3) 4、命令坐标、增量 (4) 5、表贴元件几个Class、Subclass (4) 6、Create Symbol (4) 7、倒角 (4) 8、设置Keepin (4) 9、设置圆滑连线 (5) 10 z-copy命令 (5) 11 放置元件到Bottm (5) 12 设置带端接的等长line (6) 13 设置差分对 (6) 14 群组走线 (6) 15 区域特殊规则设置 (7) 16 Application Mode切换方便布件走线 (8) 17 对齐摆放元件 (9) 18 光绘层信息 (9) 19 Gerber 钻孔 (10) 20 导出坐标信息 (13) 21 Dimension信息 (13) 二笔记 (15) 2.1导线自感估算 (15) 2.2 PCB板基本外框 (15) 三常见错误解决办法 (16)

3.1 No product licenses found... .. (16)

一、常用操作 1、Extents选项无法改小 Extents选项无法改小时，逐步改小，如500,400,300.100.50.10.6…可修改成功。 2、没有自己的Pad 自己画的Pad文件目录没有被识别，放到原Pad同一目录。 3、命令放入焊盘 x 0 0回车格式：x空格0 空格 0 空格

4、命令坐标、增量 x 0 0 表示坐标（0,0） ix 1.8 表示坐标x方向增量1.8 iy 2 表示坐标y方向增量2。可用来制定坐标放置元件、制定坐标或增量画线。 5、表贴元件几个Class、Subclass Stack-Up: Top、Soldermask_Top、Pastemask_Top Package Geometry: Assembly_Top、Place_Bound_Top、Silkscreen_Top。6、Create Symbol Create Symbol 才可以保存成.ssm 文件。Ssm文件加载到Pad Designer制作焊盘。制作成ssm后Pad Designer中没有该焊盘需设置Setup User Preferences Editor Paths Library padpath 双击添加ssm文件路径。 7、倒角 Manufacture 》Drafting 》Fillet 弧角，Chamfer 45度角。依次单击要倒角的两个临边。使PCB边框直角变为弧角或45度角。防止划伤其他物品。 8、设置Keepin Setup 》Area 》Keepin

Allegro教程-17个步骤

Allegro教程-17个步骤 Allegro® 是Cadence 推出的先进 PCB 设计布线工具。 Allegro 提供了良好且交互的工作接口和强大完善的功能，和它前端产品Cadence® OrCAD® Capture 的结合，为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。 Allegro 拥有完善的 Constraint 设定，用户只须按要求设定好布线规则，在布线时不违反 DRC 就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。软件中的 Constraint Manger 提供了简洁明了的接口方便使用者设定和查看 Constraint 宣告。它与 Capture 的结合让 E.E. 电子工程师在绘制线路图时就能设定好规则数据，并能一起带到Allegro工作环境中，自动在摆零件及布线时依照规则处理及检查，而这些规则数据的经验值均可重复使用在相同性质的电路板设计上。 Allegro 除了上述的功能外，其强大的自动推挤 push 和贴线 hug 走线以及完善的自动修线功能更是给用户提供极大的方便；强大的贴图功能，可以提供多用户同时处理一块复杂板子，从而大大地提高了工作效率。或是利用选购的切图功能将电路版切分成各个区块，让每个区块各有专职的人同时进行设计，达到同份图多人同时设计并能缩短时程的目的。用户在布线时做过更名、联机互换以及修改逻辑后，可以非常方便地回编到 Capture 线路图中，线路图修改后也可以非常方便地更新到 Allegro 中；用户还可以在 Capture 与 Allegro 之间对对象的互相点选及修改。对于业界所重视的铜箔的绘制和修改功能， Allegro 提供了简单方便的内层分割功能，以及能够对正负片内层的检阅。对于铺铜也可分动态铜或是静态铜，以作为铺大地或是走大电流之不同应用。动态铜的参数可以分成对所有铜、单一铜或单一对象的不同程度设定，以达到铜箔对各接点可设不同接续效果或间距值等要求，来配合因设计特性而有的特殊设定。在输出的部分，底片输出功能包含 274D 、 274X 、 Barco DPF 、 MDA 以及直接输出 ODB++ 等多样化格式数据当然还支持生产所需的 Pick & Place 、NC Drill 和 Bare-Board Test 等等原始数据输出。Allegro 所提供的强大输入输出功能更是方便与其它相关软件的沟通，例如 ADIVA 、 UGS(Fabmaster) 、VALOR 、Agilent ADS… 或是机构的 DXF 、IDF……… 。为了推广整个先进EDA 市场 ,Allegro 提供了Cadence? OrCAD? Layout 、 PADS 、 P-CAD 等接口，让想转换 PCB Layout 软件的使用者，对于旧有的图档能顺利转换至Allegro 中。 Allegro 有着操作方便，接口友好，功能强大，整合性好等诸多优点，是一家公司投资 EDA 软件的理想选择。

Cadence系统环境与基本操作

Cadence 系统环境与基本操作 1. 实验目的熟悉Cadence 系统环境了解CIW 窗口的功能掌握基本操作方法 2. 实验原理系统启动 Cadence 系统包含有许多工具（或模块），不同工具在启动时所需的License不同，故而启动方法各异。一般情况下涉及到的启动方式主要有以下几种，本实验系统可用的有icms、icfb等。 ①前端启动命令： icms s 前端模拟、混合、微波设计 icca xl 前端设计加布局规划 ②版图工具启动命令 Layout s 基本版图设计（具有交互DRC 功能） layoutPlus m 版图设计（具有自动化设计工具和交互验证功能） ③系统级启动命令 icfb 前端到后端大多数工具 CIW 窗口 Cadence 系统启动后，自动弹出“what’s New…”窗口和命令解释窗口CIW （Command Interpreter Window）。在“what’s New…”窗口中，可以看到本实验系统采用的5.0.33 版本相对以前版本的一些优点和改进，选择File→close 关闭此窗口。CIW 窗口如图1.1 所示。图1.1 CIW 窗口 CIW 窗口按功能可分为主菜单、信息窗口以及命令行。窗口顶部为主菜单，底部为命令行，中间部分为信息窗口。Cadence 系统运行过程中，在信息窗口会给出一些系统信息（如出错信息，程序运行情况等），故而CIW 窗口具有实时监控功能。在命令行中通过输入由SKILL 语言编写的某些特定命令，可用于辅助设计。主菜单栏有File、Tool、Options、Technology File 等选项（不同模块下内容不同），以下

allegro布线的注意事项

A. 创建网络表 1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。 2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。 3. 确定器件的封装（PCB FOOTPRINT）． 4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则： A. 单板左边和下边的延长线交汇点。 B. 单板左下角的第一个焊盘。板框四周倒圆角，倒角半径3.5mm。特殊情况参考结构设计要求。 B. 布局 1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。按工艺设计规范的要求进行尺寸标注。 2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。根据某些元件的特殊要求，设置禁止布线区。 3. 综合考虑PCB性能和加工的效率选择加工流程。加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。 4. 布局操作的基本原则 A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局． B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件． C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分． D. 相同结构电路部分，尽可能采用“对称式”标准布局； E. 按照均匀分布、重心平衡、版面美观的标准优化布局； F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。 G. 如有特殊布局要求，应双方沟通后确定。 5. 同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性分立元件也要力争在X或Y 方向上保持一致，便于生产和检验。 6. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。 7. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。 8. 需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。当安装孔需要接地时, 应采用分布接地小孔的方式与地平面连接。 9. BGA与相邻元件的距离>5mm。其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。

(完整版)Cadenceallegro菜单解释.doc

Cadence allegro菜单解释——file 已有320 次阅读2009-8-16 19:17 | 个人分类: | 关键词 :Cadence allegro file 菜单解释每一款软件几乎都有File 菜单，接下来详细解释一下allegro 与其他软件不同的菜单。 new 新建 PCB文件，点 new 菜单进入对话框后， drawing type 里面包含有 9 个选项，一般我们如果设计 PCB就选择默认第一个 board 即可。如果我们要建封装库选 package symbol即可，其他 7 个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在 allegro 基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他 PCB文件导出的 .art 的文件。一般很少用词命令。命令 IPF和 stream 很少用，略。 DXF导入结构要素图或者其他DXF的文件。导入方法如下：点import/DXF 后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径， DXF units选择 MM ，然后勾选 use default text table 和 incremental addition ，其他默认即可。再点 edit/view layers 弹出对话框，勾选 select all，DXF layer filter 选择 all，即为导入所有层的信息，然后在下面的 class里选择 board geometry，subclass选择 assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点 import/DXF 后弹出的对话框，然后点 import 即可将结构要素图导入。 IDF IFF Router PCAD这四个命令也很少用，略。 PADS一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在 PCB设计中经常用的命令，如果能够非常合理的应用 sub-drawing 命令会提高我们设计 PCB的效率。

Allegro_PCB_Editor使用流程7章32页

本文档主要介绍Cadence的PCB设计软件Allegro PCB Editor的基本使用方法，其中封装库的建立不再赘述，参见“Cadence软件库操作管理文档”。目录一、创建电路板 (2) 1、新建电路板文件 (2) 2、设置页面尺寸 (2) 3、绘制电路板外框outline (3) 4、电路板倒角 (4) 5、添加装配孔 (5) 6、添加布局/布线允许区域（可选） (7) 二、网表导入和板层设置 (7) 1、网表导入 (7) 2、板层设置 (8) 三、布局 (9) 1、手动布局 (9) 2、布局时对元器件的基本操作 (10) 3、快速布局 (11) 4、按ROOM方式布局 (12) 5、布局复用 (15) 四、设置约束规则 (17) 1、设置走线宽度 (17) 2、设置过孔类型 (18) 3、间距规则设置 (19) 五、布线 (20) 1、设置走线格点 (20) 2、添加连接线 (20) 3、添加过孔 (21) 4、优化走线 (21) 5、删除走线 (21) 六、敷铜 (22) 1、设置敷铜参数 (22) 2、敷铜 (23) 七、PCB后处理 (25) 1、检查电路板 (25) 2、调整丝印文本 (27) 3、导出钻孔文件 (28) 4、导出光绘文件 (29)

一、创建电路板 1、新建电路板文件原理图成功导出网表进行PCB设计之前，首先需要根据实际情况建立电路板文件（.brd），主要是设置PCB板的外框尺寸（软件中称为outline）、安装孔等基本信息。启动Allegro PCB Editor软件：选择“File-New”，在新建对话框中设置电路板存放路径，名称等信息：点击“OK” 2、设置页面尺寸这里的页面尺寸并不是电路板的实际尺寸，而是软件界面的允许范围，根据实际电路板的大小设置合理的页面尺寸。选择“Setup-Design Parameters”

Allegro差分线走线规则

SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00

Allegro 15.x差分线布线规则设置文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。 2.Differential Pair信号介绍差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

Allegro操作说明(中文) Word 文档

26、非电气引脚零件的制作 1、建圆形钻孔：（1）、parameter：没有电器属性（non-plated）（2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。注意：regular pad要比drill hole大一点 27、Allegro建立电路板板框步骤： 1、设置绘图区参数，包括单位，大小。 2、定义outline区域 3、定义route keepin区域（可使用Z-copy操作） 4、定义package keepin区域 5、添加定位孔 28、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下： 1、Setup –> cross-section 2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4 3、指定电源层和地层都为负片（negtive） 4、设置完成可以再Visibility看到多出了两层：GND和POWER 5、铺铜（可以放到布局后再做）

6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜 7、相同的方法完成POWER层覆铜 Allegro生成网表 1、重新生成索引编号：tools –> annotate 2、DRC检查：tools –> Design Rules Check，查看session log。 3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。 29、Allegro导入网表 1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响） 2、选择网表路径，在allegro文件夹。 3、点击Import Cadence导入网表。 4、导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件。 5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。 6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量

ALLEGRO DDR布线规则

ALLEGRO约束规则设置步骤(以DDR为例) Dyyxh@pcbtech tzyhust@https://www.360docs.net/doc/801246205.html, 本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限, 错误之处难免,希望大家不吝赐教! 在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤. 1. 布线要求 DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹配差分对走线误差,允许在+20mil以内 DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短 DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在同一层布线.数据线与时钟线的线长差控制在50mil内. 2. 根据上述要求,我们在allegro中设置不同的约束针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,

DDR_DATA 设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set 中的attach……,再点击右边控制面板中的more, 弹出对话框如上图所示,找到ckn0和ckp0,点击apply,则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply, 弹出即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为 DDR_ADDR. 上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table…… 弹出对话框如下图所示,我们对不同的信号组选择各自的physical约束有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到

Allegro PCB设计

第八章Allegro PCB设计本章主要讲解如何使用Cadence公司的PCB Editor软件来进行印制电路板（PCB）的设计。由于前面已经讲述了焊盘以及PCB封装的制作，本章主要讲解如何创建PCB外形框图符号、PCB Editor的使用、PCB设计的规则设置以及PCB设计的布局、布线等几个方面。对于一个项目的设计，如果把原理图的设计看作设计的前端，那么PCB设计就是这个项目的后端，PCB设计是由原理图设计来约束、决定的，一个项目的PCB设计是从原理图输出到PCB设计环境开始的。一、PCB Editor软件介绍 1、PCB Editor软件的打开在前面的学习过程当中，我们一直是从项目界面中点击“Layout”按钮来启动PCB Editor软件，另一种方法就是直接启动“开始菜单/程序/Allegro SPB 15.5.1/PCB Editor”。 2、Allegro界面 Allegro是Cadence公司的PCB设计工具，提供了一个完整、易操作的PCB 设计环境，其用户界面包括、标题栏、菜单栏、工具栏、编辑窗口、控制面板、状态栏、命令栏及视窗栏组成，如图8_1所示。 8_1

下面详细介绍一下各栏： 1）标题栏标题栏是显示当前打开的界面的位置及所选的模块信息。 2）菜单栏 Allegro的菜单栏共由File（文件类）、Edit（编辑类）、View（查看类）、Add （添加类）、Display（显示类）、Setup（设置类）、Shape（敷铜类）、Logic（逻辑类）、Place（布局类）、Route（布线类）、Analyze（分析类）、Manufacture（制造类）、Tools（工具类）以及Help（在线帮助）等14个下拉菜单组成。（1）File 文件类的下拉菜单中的命令主要包括：新建、打开、查看最近的设计及保存文件，输入、输出一些文件信息，查看一些临时文件，打印设置、打印预览、打印、设定文件属性、更改产品模块，录制scr文件及退出命令。（2）Edit 编辑栏的下拉菜单中主要包括：移动、复制、镜像、选装、更改、删除、敷铜（Z-copy）、负片层处理、调整线、编辑字符、编辑组、编辑属性、编辑网名的属性、前进及返回上一步命令。（3）View 查看栏的下拉菜单主要是有关界面的操作，如放大显示、缩小、适中显示、颜色的设置、更新及用户自定义界面等命令。（4）Add 添加栏的下拉菜单主要包括：添加一条线、添加一个圆弧、添加一个圆、添加矩形、添加字符等命令。（5）Display 显示栏的下拉菜单中包括：各条目颜色的设置、查看信息、测量、查看各属性、高亮显示、取消高亮显示、显示特定的飞线、不显示飞线等命令。（6）Setup 设置栏的下拉菜单主要是对Allegro的属性进行设置，如制图参数设置、制图状态设置、字号的设置、设置子层、设置叠层结构及材料、设置过孔、设置规则、定义属性、定义列表、设置特定的区域、设置边框及用户自定义的设置等命令。（7）Shape 敷铜栏的下拉菜单主要是有关正片敷铜的一些命令，这里的敷铜不仅仅是信号层的敷铜，也包括一些区域和禁止布线区域等。此下拉菜单主要包括：敷铜、选中一个敷铜或避让、手动避让、编辑敷铜的边界、删除孤立的铜、改变敷铜的类型、合并敷铜、检查及动态敷铜的设置等。（8）Logic 逻辑栏的下拉菜单主要是有关逻辑类的操作，如更改网名、定义网络拓扑、定义差分对、定义直流变量、更改位号、定义分部分、终端分配等命令。（9）Place 布局栏的下拉菜单基本上都是与布局相关的操作，如手动添加元件、自动添加元件、自动布局、调整引脚映射、更新库、更新设置文件等。（10）Route

如何设置allegro的快捷键

如何设置allegro的快捷键 (2009-08-09 15:01:58) 转载修改变量文件，设置自定义快捷键。 Allegro可以通过修改env文件来设置快捷键，这对于从其它软件如protle或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。先说一下Allegro的变量文件，一共有2个，一个是用户变量，一个是全局变量。用户变量文件的位置，通过系统环境变量设置：系统属性-高级-环境变量，其中的Home值就是env所在目录。要注意的是，这里也有两个变量，一个是用户变量一个是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。比如我在用户变量里设置的Home目录为d:\temp，那么env 文件就位于d:\temp\pcbenv内。如果没有在系统属性里设置Home变量的路径，那么对于XP，会自动在C:\documents and settings\用户文件夹\pcbenv内产生env文件。对于2000，pcbenv目录位于C盘根目录下。全局变量的位置，固定为软件安装目录内，比如我的就是:d:\cadence\spb_15.7\share\pcb\text 内。通常建议修改用户变量env文件，而不要修改全局变量env文件，至于为什么，我也不知道:) 另外，这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。好了，搞清楚env文件的位置后，我们就可以来修改了。用户变量env文件，是类似于下面的格式： source $TELENV

ASIC设计cadence自动布局布线工具_图文(精)

本节将使用综合工具(Design Compiler 对一个 8位全加器逻辑综合,并产生一个门级网表;利用该网表使用自动布局布线工具(Silicon Ensemble 生成一个全加器的版图。首先输入 8位全加器 verilog 代码: module adder8(Cout,S,A,Cin; output Cout; output [7:0]S; input [7:0]A; input [7:0]B; input Cin; reg [8:0]SUM; reg [7:0]S; reg Cout; wire [7:0]A,B; always @(Aor B or Cin begin SUM [8:0]=A+B+Cin; S =SUM [7:0]; Cout =SUM [8];

end endmodule 打开综合工具 DC (psyn_gui& File->Read..

读入代码

File->Setup..设置 3 个相关工艺库将带红色 *号的 3

个库设置如下图 Design->CompileDesign.. 编译 Schematic->NewDesign Schematic View.. 可以看到综合后的顶层结构通过双击 C1模块还可以看到全加器的门级结构为了后面自动布局布线的需要, 这里我们要将这个综合结果保存为 adder8_nl.v 门级网表。在 psyn_gui-xg-t> 后输入如下命令下面进行自动布局布线 (一下有路径出现的地方要特别注意打开 Silicon Ensemble (sedsm & File->Import->LEF… 导入库的转换格式注意此文件的路径! File->Import->Verilog… 导入工艺库(此库为 verilog 描述的标准单元,包含各种延时信息

CADENCE应用---HDL原理图+Allegro基本操作

HDL原理图+Allegro基本操作 1.启动Project Manager操作可以通过开始菜单栏或者桌面快捷方式启动Project Manager；Project Manager用于整个工程的维护，可以打开及编辑原理图、PCB，更新网表等操作。打开后的Project Manager见下图：layout阶段主要使用OpenProject；

2.原理图与PCB打开操作介绍 A.Project Manager默认选择下图所示版本 B．点击Project Manager界面中的OpenProject按钮，选择需要打开的工程；

C．需要选择的文件为cpm后缀的文件，见下图： D．选择cpm文件后，打开后的Project Manager界面如下图所示：

E.说明： ①工程需要完整，不能缺失文件，否则打开容易出错；客户提供文件要提供完整的工程文件夹； ②PCB需要放在physical文件夹下，这样才能方便后续的同步更新网表及PCB与原理图同步关联；physical文件夹是worklib文件夹的子文件夹；

3.更新网表操作 HDL更新第一方网表有2种操作： A．直接生成网表，然后在PCB中导入网表不勾选update PCB…，生成的网表在packaged文件夹下； PCB中导入网表操作：如下图，选择HDL格式，Import directory需要网表所在位置；

B．第二种方法：直接同步关联，在生成网表的同时对PCB进行更新；在export physical时勾选下图所示“update PCB …”，PCB文件放在physical文件夹下；其中“1”选择的为需要更新网表的PCB文件；“2”为更新网表之后的PCB；建议此处命名和“1”处做区分；点击OK，进行网表更新，直至提示完成为止；更新网表时，不要打开PCB文件；

allegro差分布线知识

Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev :1.00

Allegro Layout 注意事项

Allegro Layout 注意事项一、导入结构图，网络表。根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOA T区。二、布局，摆元器件。设置W/S 走线规则。画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape （电源层Shape板边比GND层内缩40 MIL）三、布线 1、特殊信号走线：泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要留杂线） A、进出CHIP(集成电路芯片) 的TRACE要干净平顺 B、进出Connector 时要每一颗EMI零件顺序走过 C、Connector的零件区内走线，Placement净空（只出不进） 2、高速信号走线：泛指FSB、DDR、等信号 A、表层走线尽量短，绕等长时以内层为主。 B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT） C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出 D、请看Guideline 处理走线（避免设置时的失误） 3、BGA走线注意事项： A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。BGA中以区块走线的方式，非其本身的信号不要进入。 B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。 C、BGA走线清完后，请CHECK 于GND PLANE 的BGA区，CHECK PLANE是否过于破碎、导通不足，请调整OK 4、CLK信号走线： A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网络信号一般不多于2个）、少换层，不能跨PLANE B、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出 C、CLK线要尽量远离板边（>300MIL），应避免在SLOT槽、BGA等重要组件中走线 D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA， CLK Generator的GND PIN可以内引接到SHAPE上， 5、SHAPE 注意事项： A、板上大电流信号的SHAPE （例如：+VBAT、+V AC_IN、、、等），此为进入板内的主电源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA方向，不要使SHAPE 在VOID 后过于破碎，影响信号导通。 B、CHECK VCC PLAN时注意SHAPE被隔断或不足、VIA被隔开，及PIN造成两端SHAPE短路状况 6、线宽参考： A、所有电源组，线宽约20～40MIL ，所有*REF*信号、电流、电压FEEDBACK信号约 W＝12～20MIL ，其它区域电源电路，控制信号约W＝15～20MIL B、POWER区、AUDIO区电路未设线宽的信号约W＝10～12MIL ， C、AUDIO、CRT、USB、CLOCK、耗电量约W＝40MIL ; CARD BUS、LAN、LVDS、IDE、CDROM耗电量约W ＝60～80MIL;若共享主线时，线宽加倍 7、包地线：当TRACE有包GND时，要在GND TRACE上不等距加GND VIA，但此VIA 不可与其它GND信号共用四、后置检查 1、重叠零件CHECK，零限高是否有元件摆入，结构是否有对准。（布局完成后CHECK） 2 板子MARK点，零件光学定位孔是否OK

allegro 软件常用功能操作汇总

allegro 软件常用功能操作汇总 1.在allegro中怎样移动元件的标识 edit-->move,右边find面板只选text~~~ 2.allegro 查找元件的方法按F5然后在Find 面板，Find by name 下面选Symbol(or pin) ，接着再下面输入元件名称，按回车后，屏幕就会高亮这个元件 3.allegro 如何将元件元件到底层 edit---mirror,find栏选SYMBOL和TEXT 4.在Allegro中如何更改字体和大小（丝印，位号等）配置字体: allegro 15.2: setup->text sizes text blk:字体编号 photo width: 配置线宽 width,height:配置字体大小改变字体大小：edit->change，然后在右边控制面板find tab里只选text（只改变字体）然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。最后选你准备改变的TEXT。框住要修改的所有TEXT可以批量修改 allegro 16.0: setup->design->parameter->text->setup text size text blk:字体编号 photo width: 配置线宽 width,height:配置字体大小改变字体大小： edit->change，然后在右边控制面板find tab里只选text（只改变字体）然后在右边控制面板options tab里line width添线的宽度和text block里选字体的大小。 class->ref des->new sub class->silkscreen_top 最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改, 注意：如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom -------------------------------------------------------------------- 在建封装的时候可以设定 5.如何allegro在中取消Package to Package Spacing的DRC检测 setup -> constraint -> design constraints -> package to package ->off 6.fanout by pick 的用途 route－>fanout by pick 给bga自动的打via，对某个器件进行fanout，通俗的说就是从pin拉出一小段表层或底层线，打个孔

AllegroCB布局

Allegro PCB 布局孙海峰完成电路原理图设计绘制、元件封装创建以及原理图网表导入PCB这一系列操作后，就要开始进行PCB的布局布线了，这是PCB板设计的主要工作。其中PCB布局是EDA设计的重要环节，在PCB设计过程中，正确的电路板元件布局，及正确的布线方向可以有效地防止噪声干扰。 PCB布局主要有两种方式，交互式布局和自动布局，设计者通常时在自动布局的基础上以交互式布局进行调整。布局的具体流程，是这样的： 1、布局准备，包括绘制PCB板框、确定机构件（定位孔、对接孔等）位置、标注重要网络（电源、地等）； 2、进行布局，根据原理图布局，可以自动布局，也可以手动布局； 3、布局后的检查，包括检查元件空间上是否冲突、是否排列整齐等操作。接下来，就来看看PCB时如何进行布局的。一、创建电路板进行电路板设计之前，需要首先确定电路板的尺寸、板层、材料等基本要求，而后才能在电路板上进行布局布线等操作。建立电路板有两种方式，即：手动建立方式和向导建立方式。下面分别来说明这两种建立方式。 1、手动建立电路板（1）建立新的PCB项目文件：在PCB Editor工作界面上执行File/New命令，在弹出的New Drawing对话框中选择Board来进行电路板设计来建立电路板设计，并确定文件路径和名称如下图。 Rrv l^r nwiDM u 內乂cf bncyiaj E:lPQfl/-afc[r：-i唯1 Drs?响咗包am: 0413j J?」] |匸mH”■ nit ' Goatd 貝 I-M JS PflC-1旳？'T-TTt T 山乂：事审V （2）基本设置：执行Setup/Design Parameters 命令，在弹出的Design Parameter Editor 对话框中设定进行页面的基本设置

一天学会用Allegro画电源板-4月28日更新

Allegro16.5教程 实用学习笔记

Allegro教程-17个步骤

Cadence系统环境与基本操作

allegro布线的注意事项

(完整版)Cadenceallegro菜单解释.doc

Allegro_PCB_Editor使用流程7章32页

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Allegro操作说明(中文) Word 文档

ALLEGRO DDR布线规则

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