采用74LS192设计的4、7进制计数器

《电子设计基础》

课程报告

设计题目：4/7进制计数器设计

学生班级：通信0902

学生学号：20095972

学生姓名：

指导教师：

时间：2011. 6．24

西南科技大学

信息工程学院

四、74283加法器

每一位的进位信号送给高位作为输入信号，因此，任一位的加法运算必须在低一位的运算完成之后才能进行，这种进位方式成为串行进位，这种加法器的逻辑电路较为简单。

74283管脚图

74283原理图

一.电路设计及计算

1.选择一个方波信号发生器作为输入信号源；

2利用74LS192，通过清零法设计一个四进制计数器，状态图如下：0000 0001

0100

0011 0010

3、利用74S192通过置数法设计一个从1到7的计数器，状态图如下：

0010 0011 0111 0110 0101 0100

然后通过减法器在每一个状态的基础上减去一个1，从而实现一个7进制计数器。

减法器电路如图所示

74283N

SUM_410SUM_313SUM_1

SUM_21C4

B411A412B315A314B22A23B16A15C0

U8A

74LS136D U9B 74LS136D

U10C

74LS136D U11D

74LS136D GND

VCC 5V

4、通过一个单刀双掷开关控制信号源，从而进行四进制和七进制之间的转换。

接4进制计数器

接7进制计数器

接地

5、进行四进制计数时，在74LS192后面接一个7447显示译码管，将8421BCD 码转换成十进制，最后通过一个七段显示数码管来显示数据输出

状态。

6、在进行七进制计数时，用40192进行置数法计数，预置数为0001，计数到1000后反馈到置数端，循环计数，后面接一个74238加法器构成的减法器，使输出显示数字在0000~0110之间计数，在经过7447译码管将其转化为十进制数0~6，从而实现七进制计数器功能。

五、原理图、仿真图及结果分析、PCB版图

原理图如下所示：

仿真及结果分析

MULTISIM仿真图

四进制波形

七进制波形PCB板排布

2.PCB原理图如下:

PCB顶层

PCB底层

总结:

完成这次课程设计之后，我觉得自己在电子设计过程中收获了很多，在这过程中我遇到了很多困难：在电路仿真时候，我觉得原理图是正确的，但运行不出想要的结果，我把74LS192换成了同样是计数器的74LS161,结果可以实现4、7进制的转换，于是我认为时芯片出了问题，找到老师说明了我的问题后，才知道是这个芯片本身特点，要根据它自身的性质来修改原理图；还有，接地的标号中要把Net选项选为GND，不然在PCB制作中将没有接地这一个选项出现；在PCB板制作时，要对元器件不断调

整位置来使排版最佳。

体会：

通过这次课程设计，我对电子设计又有了更深了解，这过程中遇到的困难正是我所收获的，解决它们的过程也是我自身能力提高和拓展知识的过程。我的专业要求要有很强的动手能力，只有亲自经历，才能把书本的理论知识和实践结合起来，巩固所学知识。完成这次课程设计增强了自己在专业设计方面的信心，鼓舞了自己，对我以后的学习很大帮助。

74ls160构成n进制计数器应用

实验74ls160组成n进制计数器一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。二、演示电路 74LS160十进制计数器连线图如图1所示。图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零当CR（CLR’）=0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。 ②同步并行预置数在CR=1的条件下，当LD(LOAD’)=0、且有时钟脉冲CP 的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与CP 上升沿同步，且D0、D1、D2、D3的数据同时置入计数器，所以称为同步并行置数。 ③保持在CR=LD=1的条件下,当EN T=EN P=0,即两个计数使能端中有0时,不管有无CP脉冲作用，计数器都将保持原有状态不变(停止计数)。需要说明的是，当EN P=0, EN T=1时，进位输出C也保持不变；而当ENT=0时，不管EN P状态如

何，进位输出RCO=0。 ④ 计数当CR =LD =EN P =EN T =1时，74161处于计数状态,电路从0000状态开始，连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，R CO 端从高电平跳变至低电平。可以利用R CO 端输出的高电平或下降沿作为进位输出信号。连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个CP 脉冲（上升沿）时，输出Q 3 Q 2 Q 1 Q 0＝0110，此时03Q Q CR ==0，反馈给CR 端一个清零信号，立即使Q 3 Q 2 Q 1 Q 0返回0000状态，接着,CR 端的清零信号也随之消失，74160重新从0000状态开始新的计数周期。反馈归零逻辑为代码中为1的Q 相与非。n n Q Q CR 12= 电路如图2所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。

计数器工作原理及应用

计数器工作原理及应用除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从100 1变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5. 3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。

计数进制可变的计数器设计

数字电子技术基础自主实验班级：1201106 学号：1120110618 姓名: 陈振鑫

姓名班级学号实验日期节次教师签字成绩实验名称：计数进制可变的计数器设计一、实验目的利用74LS138（3线－8线译码器），74LS253（4选1数据选择器），74LS161（同步十进制加法计数器）三个芯片组合，利用清零法组成模数可以改变的加法计数器。二、实验设备名称，型号 1.实验电路箱 2.直流稳压电源 3.74LS138、74LS253 、74LS161等芯片 4.导线若干 5.数字万用表 74ls138 74ls161

74ls253 三、实验电路图四、设计思路及方案设计思路：将计数器的输出作为译码器的输入端，译码数通过数据选择器，输出低点平，利用同步十进制加法计数器74LS161的清零端将计数器清零。设计方案：电路图如图上图所示，74LS161计数器输出端QdQcQbQa分别与74LS138的输入端B0B1B2和输入使能端E2（高电平有效）相连，译码器的输出端Y0Y1Y6Y7与四选一数据

选择器输入端相连，输出端与计数器清零端相连。当E3＝1，B2B1B0从000到111变化时Y1～Y7分别被选中，当MN分别取00～11时，便可实现改变计数器当进制。五、实验步骤 1.检查导线通断后按电路图连好电路，QdQcQbQa端接数码显示管，CP端接手动计数脉冲，MN端设为00，检查无误后接通电源； 2.接通电源连续发动计数脉冲至CP端，观察数码显示，使计数器进入主计数循环； 3.按表测量并记录数据； 4.分别设MN＝01，10，11，重复上述步骤； 5.分析实验结果。六、仿真结果

计数器原理分析及应用实例

计数器原理分析及应用实例除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从1001变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100

和1001这六个状态。如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5.3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。图5.3.37b用置数法将74160接成六进制计数器（置入1001）比这个方案稍微繁琐一点的是利用74LS160的异步复位端。下面这个电路中[图5.3.34]，也有一个由混合逻辑与非门构成的译码器。图5.3.34用置零法将74LS160接成六进制计数器

七进制加法计数器电路设计

信息工程分院课题名称：集成计数器及其应用班级：14电子信息工程技术1班学生姓名：邱荣荣学号： 18 指导教师：王连英完成时间：2015年5月19日设计报告

七进制计数器电路设计 1.设计要求 a.分别采用反馈清零和反馈置数的方法 b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。 2.设计原理 a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。 2.1.1 反馈清零七进制加法计数器循环转状态换图

b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示图2.1.2 反馈清零法七进制加法计数器仿真电路 2.2.1 反馈置数七进制加法计数器循环转状态换图

同步七进制加法计数器数字电子技能

目录 1 课程设计的目的............................................................12 计数器设计的总体框图......................................................13 计数器设计过程 (1) 3.1根据题意可画出该计数器状态图：.......................................13.2选择触发器，求时钟方程，画出卡诺图：.................................13.3根据卡诺图写出状态方程：.............................................33.4求驱动方程：.........................................................33.5检查电路能否自启动：.................................................44 173进制加法计数器 (4) 4.1写出和的二进制代码.............................................41 N S N S 5 设计的逻辑电路图. (4) 5.1同步七进制加法计数器.................................................45.2 173进制加法计数器...................................................56 设计的芯片原理图..........................................................66 实验仪器..................................................................77 总结与体会. (7) 参考文献 (8)

实验7 74ls160组成n进制计数器

实验7 74ls160组成n进制计数器一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。二、演示电路 74LS160十进制计数器连线图如图1所示。图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置零，称为异步清零。

②同步并行预置数在CR=1的条件下，当 LD(L O A D’)=0、且有时钟脉冲C P的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计数器，所以称为同步并行置数。 ③保持在CR=LD=1的条件下,当E N T=E N P=0,即两个计数使能端中有 0时,不管有无C P脉冲作用，计数器都将保持原有状态不变 (停止计数)。需要说明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。

④计数当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开始，连续输入16个计数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电平跳变至低电平。可以利用R C O端输出的高电平或下降沿作为进位输出信号。连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个C P脉冲（上

同步七进制加法计数器——数字电子技术,

成绩评定表

课程设计任务书

目录 1.课程设计的目的 (2) 2.计数器设计的总体框图 (2) 3.计数器设计过程 (2) 4.序列脉冲设计的总体框图 (5) 5.脉冲序列设计过程 (5) 6.设计的仿真电路图 (10) 7.设计的芯片原理图 (11) 8.实验仪器 (12) 9.总结与体会 (12) 10.参考文献 (13)

1课程设计的目的 1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2．计数器设计的总体框图下图为同步七进制加法计数器示意框图图 1 3．计数器设计过程七进制同步加法计数器，无效态为：111 ①根据题意可画出该计数器状态图： 000 001 010 011 110 101 100 图 2 ②选择触发器，求时钟方程，画出卡诺图。 a.触发器：JK 边沿触发器三个 b.时钟方程：由于是同步计数器，故CP 0=CP 1=CP 2= CP c.卡诺图如下：

七进制同步加法计数器次态卡诺图： Q 图 3 次态Q n 12 +的卡诺图 n n 图 4 次态Q n 1 1+的卡诺图 n n 图 5

次态 Q n 10 +的卡诺图 Q 图 6 ③根据卡诺图写出状态方程：状态方程： Q n+1 2= Q n 2Q n 1+Q n 2Q n 1Q n 0 Q n+1 1 = Q n 1Q n 0+ Q n 2Q n 1Q n Q n+1 0 = Q n 1Q n 0+ Q n 2Q n 0 ④求驱动方程： JK 触发器特性方程为：1n n n Q JQ KQ +=+ 由此可以得出驱动方程： J 2=Q n 1Q n 0 K 2=Q n 1 J 1=Q n 0 K 1= Q n 2Q n J 0=Q n 1 Q n 2 K 0=1 ⑤检查电路能否自启动：将无效态（111）代入状态方程、输出方程进行计算，

十进制加法计数器

在数字系统中，常需要对时钟脉冲的个数进行计数，以实现测量、运算和控制等功能。具有计数功能的电路，称为计数器。计数器是一种非常典型、应用很广的时序电路，计数器不仅能统计输入时钟脉冲的个数，还能用于分频、定时、产生节拍脉冲等。计数器的类型很多，按计数器时钟脉冲引入方式和触发器翻转时序的异同，可分为同步计数器和异步计数器；按计数体制的异同，可分为二进制计数器、二—十进制计数器和任意进制计数器；按计数器中的变化规律的异同，可分为加法计数器、减法计数器和可逆计数器。二进制加法计数器运用起来比较简洁方便，结构图和原理图也比其它进制的简单明了，但二进制表示一个数时，位数一般比较长。十进制是我们日常生活中经常用到的，不用转换，所以设计十进制加法计数器比设计二进制加法计数器应用广泛，加法器是以数据的累加过程，日常生活中，数据的累加普遍存在，有时候需要一种计数器对累加过程进行运算处理，所以设计十进制加法计数器应广大人们生活的需要，对我们的生活有一个积极地促进作用，解决了生活中许多问题，所以会设计十进制加法计数器使我们对数字电路的理论和实践知识的充分结合，也使我们对电子技术基础有了深刻的了解，而且增强了我们对电子技术基础产生了浓厚的兴趣，这次课程设计使我受益匪浅！

一、设计题目 (3) 二、设计目的 (3) 三、设计依据 (3) 四、设计内容 (3) 五、设计思路 (4) 六、设计方案 (7) 七、改进意见 (10) 八、设计总结 (11) 九、参考文献 (12)

一、设计题目十进制加法计数器二、设计目的 1.学习电子电路设计任务。 2.通过课程设计培养学生自学能力和分析问题、解决问题的能力。 3.通过设计使学生具有一定的计算能力、制图能力以及查阅手册、使用国家技术标准的能力和一定的文字表达能力。三、设计依据 1.用JK触发器组成。 2.实现同步或异步加法计数。四、设计内容 1.复习课本，收集查阅资料，选定设计方案； 2.绘制电气框图、电气原理图； 3.对主要元器件进行计算选择，列写元器件的规格及明细表； 4.设计总结及改进意见； 5.参考资料； 6.编写说明书。

七进制计数器

课程设计说明书设计题目同步七进制计数器班级姓名学号指导教师 2013 年1月5 日

一、课程设计的目的与作用（1）加深对教材的理解和思考，并通过实验设计验证理论的正确性。（2）掌握计数器电路的分析并学习自行设计一定难度并有用途的计数器（3）检测自己的数字电子技术掌握的能力。二、设计任务设计一个七进制同步计数器（无效态为 111）电路下图为三位二进制同步计数器示意图三、设计过程 ①根据题意可画出该计数器状态图：图 2 ②选择触发器，求时钟方程，画出卡诺图。 a. 触发器： JK 边沿触发器三个 b. 时钟方程：由于是同步计数器，故 CP 0=CP 1=CP 2= CP 三位二进制同步加法计数 000 110 001 010 011 101 100

c.卡诺图如下：七进制同步加法计数器次态卡诺图

次态 n1 次态Q n 次态Q1 n1 001 010 100 011 101 110 XXX 000 n n Q1 Q0 00 01 11 10 1 的卡诺图 Q0 11 10

Q n 2 +1 = Q n 2 Q n 1 +Q n 2 Q n 1 Q n 0 Q n 1 + 1 = Q n 1 Q n 0 + Q n 2 Q n 1 Q n n+1 n n n n Q 0 = Q 1Q 0 + Q 2 Q ④ 求驱动方程： n1 JK 触发器特性方程为： Q JQ n KQ n 由此可以得出驱动方程： J 2=Q n 1 Q n K 2 =Q 1 J 1=Q 0 K n n 1= Q 2 Q 0 J 0=Q n 1 Q n K 0 =1 ⑤ 检查电路能否自启动：将无效态（ 111）代入状态方程、输出方程进行计算， 111 000 , 结果为有效态，故能自启动 , 其状态图为： 000 001 010 011 000 001 010 011 111 110 101 100 四、设计结果 7 进制计数器逻辑图

六进制同步加减法计数器课设报告

课程设计任务书

目录 1 数字电子设计部分 (1) 2 模拟电子设计部分 (8) 2.1 课程设计的目的与作用............................... 错误！未定义书签。 2.1.1课程设计...................................... 错误！未定义书签。 2.2 设计任务、及所用multisim软件环境介绍.............. 错误！未定义书签。 2.3 电路模型的建立..................................... 错误！未定义书签。 2.4 理论分析及计算..................................... 错误！未定义书签。 2.5 仿真结果分析....................................... 错误！未定义书签。 2.6 设计总结和体会..................................... 错误！未定义书签。 2.7 参考文献........................................... 错误！未定义书签。正文（宋体，小四）

1 数字电子设计部分题目一三进制二进制同步减法计数器的设计（无效态001，010）一．课程设计的目的 1、了解串行序列信号检测器的工作原理和逻辑功能 2、掌握串行序列信号检测器电路的分析，设计方法及应用。 3、学会正确使用JK 触发器。二．设计的总体框图 Y 三。设计过程 1.状态图 000 111 110 101 100 011 2.时序图 /0 /0 /0 /0 /0 /1

采用74LS192设计的4、7进制计数器

《电子设计基础》课程报告设计题目：4/7进制计数器设计学生班级：通信0902 学生学号：20095972 学生姓名：指导教师：时间：2011. 6．24 西南科技大学信息工程学院

一.设计题目及要求 1、题目：4/7进制计数器设计：采用74LS192（40192）。 2、要求：a、数码管显示状态。 b、用开关切换两种进制。 c、计数脉冲由外部提供。二.题目分析与方案选择由题目及其要求分析可知，首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。三.主要元器件介绍在本课程设计中，主要用到了74LS192计数器、7447译码器、74LS00与非门、7408与门、74LS136异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。一、十进制同步可逆计数器74LS192 功能如下： 1.异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。 2.异步置数控制。LD非为异步置数控制端，低电平有效。当CR=0,LD 非=0时，D1D2D3D4被置数,不受CP控制。 3.加法计数器，当CR和LD非均无有效输入时，即当CR=0、LD非=1,而减数计数器输入端CPd为高电平，计数脉冲从加法计数端CPu输入时，进行加法计数；当CPd和CPu条件互换时，则进行减法计数。 4.保持。当CR=0、LD非=1（无有效输入），且当CRd=CPu=1时，计数器处于保持状态。 5.进行加计数，并在Q3、Q0均为1、CPu=0时，即在计数状态为1001时，给出一进位信号。进行减计数，当Q3Q2Q1Q0=0000，且CPd=0时，BO非给出一错位信号。这就是十进制的技术规律。在设计过程中，我主要利用74LS192的计数功能，通过置数法和清零法将其改造为一个4进制计数器和一个7进制计数器。

4or7进制计数器

《电子设计基础》课程报告设计题目：4\7进制计数器学生班级：**** 学生学号：**** 学生姓名：**** 指导教师：**** 时间：**** 西南科技大学信息工程学院

课程设计报告评分表

实验二EDA软件简介一、实验目的 1.了解电子电路仿真软件Multisim的基本应用； 2.了解电子电路设计软件Protel的电路图编辑基本应用； 3.了解电子电路设计软件Protel的PCB编辑基本应用。二、实验内容三、1、使用Multisim对LED闪烁灯电路进行仿真 2、使用Altium Designer对LED闪烁灯电路原理图进行编辑 3、使用Altium Designer对LED闪烁灯电路的PCB进行编辑 Multisim进行仿真时的原理图的设计以及元器件的放置、仿真时各个数据的记录方式以及示波器、万用表的使用，数据的测量方法。在用Altium Designer进行原理图的编辑，元器件的放置以及线路的连接以及主要必须总线的放置以及网络标号的合理利用使得原理图看起来更加简洁清晰。实验小结初步了解了Multisim软件的使用仍需要大量的实际操作才能熟练应用软件进行仿真。AD对原理图的放置只了解了大概，使用AD制作PCB板时仍然不能熟练的布线实验日期：

实验三焊接训练一、实验目的 1.了解电子焊接的基本知识； 2.初步掌握手工焊接的基本方法和技术。二、实验内容 1、了解PCB板的制作过程，弄懂PCB板上的点、线、面、层、字符的功能和含义。 2、辨认普通的小功率碳膜电阻、独石电容（无极性）、电解电容（有极性）、二极管、三极管和它们的外引线极性，辨认简单的集成电路芯片及其管脚排序方式； 3、记录实验中“直接标注法”和“色码标志法”小功率碳膜电阻的标称值，用数字式万用表测量电阻并和标称值进行比较； 4、记录实验中电解电容（直接标注法）和独石电容（数码表示法）的标称值（各两个）。 5、将电烙铁插头插入实验桌电源插座，加热电烙铁。电源位置的选择应以电源线不影响焊接操作为准。 6、对要焊接的插脚式元件的外引线进行去氧化层、镀锡处理（如果是插脚没有氧化的新元件则不需要做此处理），并根据焊点的距离将元器件插脚定型。 7、按焊接技术要求将元件焊接到PCB板上，注意各元件位置和它们的标志朝向要有一致性，以方便辨读。焊接完成后用斜口钳将多余的外引线剪除。 8、在通用PCB板上首先焊接电阻六个

24进制计数器设计

湖南人文科技学院课程设计报告课程名称：电子技术基础课程设计设计题目：24进制数字电子钟时计器、译码显示电路系别: 专业: 班级: 学生姓名：学号: 起止日期：2009/06/01 ---------- 2009/06/18 指导教师: 教研室主任:

教学系审核意见: 主任签字: 摘要 24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、10进制加法器74LS160、译码器74LS48、共阴极LED数码管等四个模块构成。脉冲本利用555设计一个多谐振荡器，但由于制板受单面板限制，故撤销了555设计的多谐振荡器，而直接由实验室提供脉冲。各功能模块在Quartus H软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。关键词：加法器;译码器;显示数码管

目录设计要求 (1) 、/一. 前言 (1) 1. ...................................................................................................... 方案论证与对比.. (2) 1.1 方案一 (2) 1.2 方案二 (2) 1.3 两种方案的对比 (3) 2、各功能模块设计 (3) 2.1 计数器电路 (3) 2.2 译码驱动电路 (5) 2.3 共阴极七段数码管显示器 (6) 3、调试与操作说明 (8) 3.1 电路仿真效果图 (8) 3.2 P ROTEL电路印刷板原理图及印刷板制版电路图 (9) 3.3 实际电路系统的制作及测试 (10) 3.4 电路板的测试情况、参数分析与实际效果 (10) 4、心得与体会 (11) 5、元器件及仪器设备明细 (12) 6、参考文献 (13) 7、致谢 ............................................. 14

七进制同步加法计数器(无效状态为001)

目录 1题目一：七进制同步加法计数器（无效状态为001） (1) 1.1课程设计的目的 (1) 1.2设计的总体框图 (1) 1.3设计过程 (1) 1.4逻辑电路图 (4) 1.5实验仪器 (4) 1.6实验结论 (5) 1.7参考文献 (5) 2. 题目二：序列信号发生器（010100） (6) 2.1课程设计的目的 (6) 2.2设计的总体框图 (6) 2.3设计过程 (6) 2.4逻辑电路图 (9) 2.5实验仪器 (9) 2.6实验结论 (9) 2.7参考文献： (9)

1题目一：七进制同步加法计数器（无效状态为001） 1.1课程设计的目的 1. 熟练掌握七进制同步加法器的设计和检测 2. 学习并掌握信号的简单检测以及其电路的设计 3. 学会利用所学知识设计不同要求的电路以实现不同的逻辑功能 4. 将所学知识学以致用，加深对知识的理解，培养学习中的创新精神 5. 同时提高对word 和multisim 的操作技能。 1.2设计的总体框图 CP C 输入计数脉冲送给高位的进位信号 1.3设计过程 1.状态图 000 010 011 100 101 110 111 排列 n n n Q Q Q 012 2.选择触发器选用3个CP 下降沿触发的边沿JK 触发器 3.时序图七进制同步加法计数器 /0 /1 /0 /0 /0 /0 /0

时钟方程：CP CP CP CP ===210 4.卡诺图 010 011 111 101 ××× 100 000 110 0 0 1 1 n n Q Q 01 n Q 2 00 10 11 01 1 0 n n Q Q 01 n Q 2 00 01 11 10 0 1 n n Q Q 01 n Q 2 00 01 11 10 1 × 1 七进制同步加法计数器次态卡诺图 1 2 +n Q 的卡诺图 CP Q 0 Q 1 Q 2

七进制异步减法计数器(无效状态为001)序列信号发生器(000111)组合逻辑函数( )

课程设计任务书学院信息科学与工程学院专业电子信息工程学生姓名学号设计题目数字电子设计题目： 1、七进制异步减法计数器（无效状态为001） 2、序列信号发生器（000111） 3、组合逻辑函数（B A AC AB Y+ + =）模拟电子设计题目： 1、滞回比较器 2、反向比例运算电路 3、二级放大电路 4、电压串联负反馈内容及要求：一．数字电子部分 1．利用触发器和逻辑门电路，设计十三进制同步减法计数器、序列信号发生器2．根据设计电路图进行连线进行验证 3．在multisim环境下分析仿真结果，给出仿真波形图二．模拟电子部分 1．采用multisim 仿真软件建立电路模型； 2．对电路进行理论分析、计算； 3．在multisim环境下分析仿真结果，给出仿真波形图。进度安排：第一周：数字电子设计第1天： 1．指导教师布置课程设计题目及任务 2．课程设计指导教师就相关问题单独进行指导 3．查找相关资料并且进行电路的初步设计第2~4天： 1．根据具体设计题目进行最后总体设计 2．课程设计指导教师就相关问题单独进行指导 3．利用实验平台进行课程设计的具体实验

4．指导教师进行验收第5天： 1．完成课程设计报告 2．指导教师针对课程设计进行答辩第二周：模拟电子设计第1天： 1.布置课程设计题目及任务 2.查找文献、资料，确立设计方案第2~3天： 1. 安装multisim软件，熟悉multisim软件仿真环境 2. 在multisim环境下建立电路模型，学会建立元件库第4天： 1. 对设计电路进行理论分析、计算 2. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况第5天： 1. 课程设计结果验收 2. 针对课程设计题目进行答辩 3. 完成课程设计报告指导教师（签字）： 2011 年 6 月22 日分院院长（签字）：年月日

实验7 集成计数器 (实验报告要求)

集成计数器 --实验报告要求一、实验目的（0.5分） 1.熟悉中规模集成电路计数器的功能及应用。 2.掌握利用中规模集成电路计数器构成任意进制计数器的方法。 3. 掌握计数器的典型应用。计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。一个计数型触发器就是一位二进制计数器。N个计数型触发器可以构成同步或异步N 位二进制加法或减法计数器。当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。在数字集成产品中，通用的计数器是二进制和十进制计数器。按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。 1．74LS161计数器 74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图1所示：表 1为74LS161的功能表：表1 A B C D

从表1在为低电平时实现异步复位（清零需要时钟信号。在复位端高电平条件下，预置端LD 为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态等于并行输入预置数A B C D 。在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能；两计数使能端输入禁止信号，，集成计数器实现状态保持功能，。在时，进位输出端OC=1。 2．组成任意进制的计数器在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。在设计时序逻辑电路时有两种方法，一种为反馈清零法，另一种为反馈置数法。（1）反馈清零法反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。反馈清零法的逻辑框图见图 2。图2 反馈清零法框图（2）反馈置数法反馈置数法将反馈逻辑电路产生的信号送到计数电路的置位端，在滿足条件时，计数电路输出状态为给定的二进制码。反馈置数法的逻辑框图如图 3所示。图 3 反馈清零法框图在时序电路设计中，以上两种方法有时可以并用。 Q 0 n-10

进制同步加法计数器

目录 1 加法计数器 (2) 题目内容 (2) 状态图 (2) 选择触发器，求时钟方程，输出方程和状态方程 (2) 求驱动方程 (5) 画逻辑电路图 (6) 2 序列脉冲发生器 (7) 题目内容 (7) 状态图 (7) 选择触发器，求时钟方程，输出方程和状态方程 (8) 求驱动方程 (9) 画逻辑电路图 (10) 3 总结 (11) 4 参考文献 (11)

1 加法计数器 1.1题目内容设计一个十六进制同步加法计数器,具有清零和置位功能 1.2状态图根据二进制递增计数的规律，可画出如图1所示的十六进制加法计数器的状态图。 0 0 0 0 0 0 0 0000 0001 0010 0011 0100 0101 0110 0111 0 0 1111 1110 1101 1100 1011 1010 1001 1000 0 0 0 0 0 0 0 C 排列： C=Q n 3Q n 2 Q n 1 Q n 图 1 十六进制同步加法计数器的状态图 1.3选择触发器，求时钟方程，输出方程和状态方程选择触发器由于JK触发器功能齐全，使用灵活，故选用4个时钟下降沿触发的边沿JK 触发器。求时钟方程由于要求构成的是同步计数器，显然各个触发器的时钟信号都应使用输入计

数脉冲 CP ，即 CP 0=CP 1=CP 2=CP 3=CP 求输出方程由图1所示状态图可直接得到 C= Q n 3 Q n 2 Q n 1 Q n 求状态方程根据图1所示状态图的规定，可画出如图2所示的计数器次态卡诺图。 Q n 1 Q n Q n 3 Q n 2 00 01 11 10 00 01 11 10 图2 十六进制同步加法计数器次态的卡诺图把图2所示卡诺图分解开，便可得到如图3所示各个触发器次态的卡诺图。 Q n 1 Q n 0 Q n 3 Q n 2 00 01 11 10