三位二进制同步减法计数器

赣南师院物理与电子信息学院数字电路课程设计报告书

姓名：胡丹

班级：电气教育技术10级

学号：100805004

时间：2012年 4月8日

3位二进制同步减法计数器

1、设计任务与要求

设计一个3位二进制同步减法计数器（无效状态为001 100）

2、方案设计与论证

2.1 基本原理

计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N 进制。计数器不仅有加法计数器，也有减法计数器。一个计数器如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。

同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。设计同步计数器按照下面的思路进行分析。

图（1）

2.2 设计过程

2.2.1 状态图

000 111 110 101 011 010

图（2）

2.2.2 卡诺图

00 01 11 10

111 xxx 010 000 xxx

011

110

101

图（3）

0 1

Q 1n

Q 0n Q 2n

时序逻辑问题状态赋值

状态转换图

最简逻辑表达式

逻辑图

检查能否自启动

选定触发器类型

00 01 11 10

1 x 0 0 x

图（4）

00 01 11 10

1 x 1 1 x

图（5）

00 01 11 10

1 x 0 0 x

图（6）

2.2.3 状态方程与驱动方程

状态方程:

n Q +=1n Q

n Q

+1n Q

n Q

+=1

Q +0

n Q

Q 1n

Q 0n

Q 2n 0 1

Q 1n+1的卡诺图

Q 1n

Q 0n Q 2

n 0 1

Q 1n

Q 0n Q 2n

0 1

n Q

驱动方程：

J 2

=1n

Q K 2

n Q

J 1=1 K 1=0

J 0=2

n Q

K 0=1

2.2.4 电路图

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 151J 31CLK 1U2A

74LS112D

~1Q 6~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（7）

实验结果可通过数字显示器的数字变化检验，较直观易懂，容易验证电路是否正确。

3、总原理图及元器件清单

3.1 原理图

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 151J 31CLK 1U2A

74LS112D

~1Q 6~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（8）

3.2 原件清单

元器件数量

74LS112

74LS00 1 LED 数码显示管

1 图（9）

4、实验结果

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 15

1J 31CLK 1U2A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（10）

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 15

1J 31CLK 1U2A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（11）

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 15

1J 31CLK 1U2A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（12）

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 15

1J 31CLK 1U2A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（13）

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 15

1J 31CLK 1U2A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（14）

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 15

1J 31CLK 1U2A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（15）

U1A

74LS112D

~1Q 6~1PR

41K

~1CLR 15

1J 31CLK 1U2A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1

U3A

74LS112D

~1Q 6

~1PR

41K

~1CLR

1J 31CLK 1I150 Hz 1 A

VCC

U4A

74LS00D

DCD_HEX

VCC

图（16）

5、结论与心得

通过这次课程设计，使我对计数器的工作原理有了深刻的理解，这对以后我用计数器的有关芯片做一定功能的电路打下了一定的基础。不过，在使用WORD 时，有一定的障碍，设计课程的同时也使我对WORD 有了更深一层的理解！同时，老师耐心的辅导，使得自己的课程设计可以顺利完成，并且老师对实验原理深入透彻的讲解，使我对数电这门课有了更深入的了解，受益匪浅。

通过整个课程，我认识到实验前一定要按老师的要求认认真真预习，弄懂原理，这很重要。并且我可以熟练的使用试验箱，以及常用芯片，同时也可以数量使用Multisim 仿真软件来仿真各种电路。总之，通过自己动手，亲身实践，一步步的发现问题解决问题，快乐中完成了数电课程设计。

6、参考文献

1、清华大学电子学教研组、杨素行主编《数字电子技术简明教程》

2、张丽萍、王向磊老师主编《数字逻辑实验指导书》

3、朱定华、陈琳、吴建新编著《电子电路测试与实验》

4、楼顺天、周佳社主编《微机原理与接口》

5、刘红玲、邵晓根主编《微机原理与接口技术》

物理与电子信息学院数字电路课程设计成绩表专业：电气技术教育班级：10电气本学号：100805004 姓名：胡丹

课

题

名

称

3位二进制同步减法计数器

设

计

任

务

与

要

求

1、设计一个3位二进制同步加法计数器（无效状态为001 100）

设计报告成绩评分标准：

①有合理的方案设计和论证、电路参数的计算、总原理图和清单。（0-20分）

②电路板制作、调试规范，有详细制作和调试过程。（0-10分）

③电路板测试合理，对性能指标测试数据完整，正确；进行数据处理规范，进行了误差计算和误差分析。（0-15分）

④对课程设计进行了总结，有体会，并能提出设计的改进、建设性意见。

（0-5分）

设计报告成绩：

电子作品成绩评分标准：

①电路正确，能完成设计要求提出的基本功能。（0-30分）

②电路板焊接工艺规范，焊点均匀，布局合理。（0-20分）

(其中直流电源部分占20%，功能部分80%)

电子作品成绩：

课

程设计成绩总成绩：

指导教师：

2012年4月8日

四位二进制同步加法计数器(缺0011 0100 0101 0110)

成绩评定表

课程设计任务书

摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。关键词：计数器；VHDL语言；仿真；触发器。

目录一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)

一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图

三位二进制减法计数器与74193芯片仿真63进制减法计数器

目录 1 课程设计的目的与作用 (1) 1.1课程设计目的 (1) 2 所用multisim软件环境介绍 (1) 2.1 Multisim软件环境介绍 (1) 2.2 Multisim软件界面介绍 (2) 3设计任务 (3) 3.1设计的总体框图 (3) 3.1.1三位二进制减法计数器的总体框图 (3) 3.1.2 串行序列信号检测器的总体框图 (4) 3.1.3 74193芯片仿真63进制减法计数器原理 (4) 3.2设计过程 (4) 3.2.1 三位二进制同步减法计数器 (4) 3.2.2串行序列信号检测器 (6) 3.2.3 74193芯片仿真63进制减法计数器 (7) 4实验仪器 (7) 4.1三位二进制减法器 (7) 4.2串行序列检测器 (7) 4.3 74193芯片仿真63进制减法器计数 (7) 5仿真结果分析 (8) 5.1三位二进制同步减法计数器的电路原理图及结果 (8) 5.2串行序列信号检测器电路原理图及结果 (11) 5.3 74193芯片仿真63进制减法计数器的电路原理图及结果 (13) 6设计总结和体会 (14) 7参考文献 (15)

1 课程设计的目的与作用 1.1课程设计目的 1.通过Multisim的仿真设计，掌握Multisim软件的基本使用方法； 2.学会在multisim环境下建立电路模型，能进行正确的仿真； 3.通过Multisim的仿真，熟练掌握三位二进制同步加法计数器和串行序列检测器电路，10000串行序列检测器电路设计； 4.学会分析仿真结果的正确性，与理论计算值进行比较； 5.通过课程设计，加强动手，动脑的能力。 2 所用multisim软件环境介绍 2.1 Multisim软件环境介绍 Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。 Multisim 10 启动画面图工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。 NI Multisim软件结合了直观的捕捉和功能强大的仿真，能够快速、轻松、高效地对电路进行设计和验证。凭借NI Multisim，您可以立即创建具有完整组件库的电路图，并利用工业标准SPICE模拟器模仿电路行为。借助专业的高级SPICE分析和虚拟仪器，您能在设计流程中提早对电路设计进行的迅速验证，从而缩短建模循环。与NI LabVIEW和SignalExpress软件的集成，完善了具有强大技术的设计流程，从而能够比较具有模拟数据的实现建模测量。突出优点

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点：在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。（2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。下图为三位二进制加法计数器的电路图。图1 三位二进制计数器图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能解：

三位二进制同步减法计数器

1 三位二进制同步减法计数器的设计(000、010) 1.1 课程设计的目的 1、学会利用触发器和逻辑门电路，实现六进制同步减法计数器的设计 2、学会掌握并能使用常用芯片74LS112、74LS08芯片的功能 3、学会使用实验箱、使用软件画图 4、了解计数器的工作原理 1.2 设计的总体框图 1.3 设计过程 1逻辑抽象分析 CP为输入的减法计数脉冲，每当输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，即输出借位信号。当向高位借来1时应当为8，减一后为7。状态图中，状态为000输入一个CP脉冲，不够减，向高位借1当8，减1后剩7，计数器的状态应由000转为111，同时向高位输出借位信号，总体框图中C为借位信号。 2状态图状态000、010为无效状态，据分析状态图为： /0 /0 /0 /0 /0 001011100101110111 /1

3 选择触发器，求时钟方程、输出方程和状态方程 ● 选择触发器由于状态数M=6，触发器的个数n 满足122n n M -≤≤，故n 的取值为3。选用3个下降沿触发的JK 触发器。 ● 求时钟方程因为是同步，故012CP CP CP CP === ● 求输出方程 1.3.1 输出C 的卡诺图根据输出C 的卡诺图可得输出方程为 C=Q 2n Q 1n ● 求状态方程计数器的次态的卡诺图为

1.3.2 次态210n n n Q Q Q 的卡诺图各个触发器的次态卡诺图如下： 1.3.3 2n Q 次态卡诺图 1.3.4 1n Q 的次态卡诺图

1.3.5 0n Q 的次态卡诺图根据次态卡诺图可得次态方程为： Q 2n+1=Q 1n Q 0n +Q 2n Q 1n Q 1n+1= Q 1n Q 0n + Q 2n Q 1n + Q 2n Q 1n Q 0n Q 0n+1 =Q 2n +Q 0n 4 求驱动方程 Q 2n+1 =Q 1n Q 2n + Q 0n Q 1n Q 2n Q 1n+1=Q 0n Q 2n Q 1n +Q 0n Q 2n Q 1n Q 0n+1=Q 2n Q 0n +Q 2n Q 0n 驱动方程是： J 0 = Q 2n K 0 =Q 2n J 1 =Q 0n Q 2n K 1= Q 0n Q 2 J 2 = Q 1n K 2=Q 0n Q 1n 5 检查是否能自启动将无效状态100、101分别代入输出方程、状态方程进行计算，结果如下：

含有异步清零和计数使能的16位二进制加减可控计数器

1．含有异步清零和计数使能的16位二进制加减可控计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt16 IS PORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END cnt16; ARCHITECTURE bhv OF cnt16 IS SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(EN,RST,UPD) BEGIN IF RST='1' THEN QQ<=(OTHERS=>'0'); --有复位信号清零 ELSIF EN='1' THEN --EN位高电平开始计数IF CLK'EVENT AND CLK='1' THEN IF UPD='1' THEN --当UDP为1加计数 QQ<=QQ+1; ELSE --当UDP不为1减计数 IF QQ > "0" THEN --当减到0时 QQ<=QQ-1; --给QQ全1 ELSE QQ<=(OTHERS=>'1'); END IF; END IF; END IF; END IF; END PROCESS; OUT1<=QQ; END bhv; 图1-1 16位二进制加减可控计数器的RTL图图1-2 16位二进制加减可控计数器的波形仿真图

2.1 计数器和译码器合起来的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4_YM IS PORT(CLK,RST,ENA:IN STD_LOGIC; COUT:OUT STD_LOGIC; LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END CNT4_YM; ARCHITECTURE BEHV OF CNT4_YM IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,RST,ENA) BEGIN IF RST='1' THEN CQI<=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI<=CQI+1; ELSE CQI<=(OTHERS=>'0'); END IF; END IF; END IF; IF CQI=9 THEN COUT<='1'; ELSE COUT<='0'; END IF; END PROCESS; PROCESS(CQI) BEGIN CASE CQI IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; END PROCESS; END BEHV; 2.2 计数器和译码器分开的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSYM IS PORT(CLK,RST,ENA:IN STD_LOGIC; COUT:OUT STD_LOGIC; OUTY:OUTSTD_LOGIC_VECTOR(3 DOWNTO 0)); END JSYM; ARCHITECTURE BEHV OF JSYM IS BEGIN PROCESS(CLK,RST,ENA) V ARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST='1' THEN CQI:=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI:=CQI+1; ELSE CQI:=(OTHERS=>'0'); END IF; END IF; END IF; IF CQI=9 THEN COUT<='1'; ELSE COUT<='0'; END IF; OUTY<=CQI; END PROCESS; END BEHV; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DECL7S IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END DECL7S; ARCHITECTURE BEHV OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0100"=>LED7S<="1101101"; WHEN"0101"=>LED7S<="1111101"; WHEN"0110"=>LED7S<="0000111"; WHEN"0111"=>LED7S<="1111111"; WHEN"1000"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; END PROCESS; END;

三位二进制减法计数器设计

目录 1课程设计的目的与作用 (2) 2 设计任务、及所用multisim软件环境介绍 (2) 2.1 设计任务 (2) 2.1.1减法计数器 (2) 1.2.2串行序列信号发生器 (2) 1.2.3 24进制计数器 (3) 2.2 multisim软件环境介绍 (3) 3 时序逻辑电路的基本设计方法 (8) 3.1 同步计数器 (8) 3.2序列信号发生器 (10) 3.3 24进制计数器 (10) 4 设计步骤 (11) 4.1 同步计数器 (11) 4.2 序列信号发生器 (13) 4.3 24进制计数器 (14) 5仿真结果分析 (15) 5.1 3位二进制同步减法计数器仿真结果 (15) 5.2 串行序列发生器仿真结果 (16) 5.3 24进制计数器仿真结果 (17) 5.3 结果分析 (18) 6设计总结和体会 (19) 7参考文献 (20)

1课程设计的目的与作用 1．了解同步计数器，序列信号发生器和N进制计数器工作原理； 2．掌握计数器电路的分析，设计方法及应用； 3．掌握序列信号发生器的分析，设计方法及应用； 4．掌握N进制计数器的分析，设计方法及应用； 5．学会正确使用JK触发器。 2 设计任务、及所用multisim软件环境介绍2.1 设计任务 2.1.1减法计数器 1. 设计一个循环型3位2进制减法计数器，其中无效状态为（001，110）。 2. 根据同步计数器原理设计减法器的电路图。 3. 根据电路原理图使用Multisim进行仿真。 4. 将电路图进行实际接线操作。 5. 检查无误后，测试其功能。 1.2.2串行序列信号发生器 1.设计一个序列信号发生器，其号序列为（101100）。 2.根据序列发生器原理设计发生器的原理图。 3.根据电路原理图使用Multisim进行仿真。

三位二进制同步减法计数器(无效状态：000、111)电压串联负反馈放大电路

课程设计任务书

目录 1. 数字电子设计部分 (1) 1.1 课程设计的目的与作用 (1) 1.2设计任务： (1) 1.2.1同步计数器 (1) 1.2.2串行序列信号检测器 (1) 1.3设计原理： (2) 1.3.1同步计数器 (2) 1.3.2串行序列信号检测器 (2) 1.4实验步骤： (3) 1.4.1同步计数器： (3) 1.4.2串行序列检测器 (6) 1.5设计总结和体会 (9) 1.6参考文献 (10) 2．模拟电子设计部分 (11) 2.1课程A设计的目的与作用 (11) 2.1.1课程设计 (11) 2.2 设计任务、及所用multisim软件环境介绍 (11) 2.2.1 设计任务：负反馈放大电路的基本框图 (11) 2.2.2 Multisim软件环境的介绍 (12) 2.3电路模型的建立 (15) 2.4理论分析及计算 (15) 2.4.1电路反馈类型的判断 (15) 2.4.2对电压串联负反馈电路的理论分析 (16) 2.5仿真结果分析 (19) 2.6设计总结和体会 (23) 2.7 参考文献 (24)

1. 数字电子设计部分 1.1课程设计的目的与作用 1．了解同步计数器及序列信号发生器工作原理； 2．掌握计数器电路的分析，设计方法及应用； 3．掌握序列信号发生器的分析，设计方法及应用； 4．学会正确使用JK触发器。 1.2设计任务： 1.2.1同步计数器 1. 使用设计一个循环型3位2进制同步减法计数器，其中无效状态为（000,111），组合电路选用与门和与非门等。 2. 根据同步计数器原理设计减法器的电路图。 3. 根据电路原理图使用Multisim进行仿真。 4. 将电路图进行实际接线操作。 5. 检查无误后，测试其功能。 1.2.2串行序列信号检测器 1.使用设计一个序列信号检测器，其中序列为（1110），组合电路选用与门和与非门等。 2.根据序列发生检测器原理设计检测器的原理图。 3.根据电路原理图使用Multisim进行仿真。 4.将电路图进行实际接线操作。 5.检查无误后，测试其功能。

三位二进制同步减法计数器

赣南师院物理与电子信息学院数字电路课程设计报告书姓名：胡丹班级：电气教育技术10级学号：100805004 时间：2012年 4月8日

3位二进制同步减法计数器 1、设计任务与要求设计一个3位二进制同步减法计数器（无效状态为001 100） 2、方案设计与论证 2.1 基本原理计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N 进制。计数器不仅有加法计数器，也有减法计数器。一个计数器如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。设计同步计数器按照下面的思路进行分析。图（1） 2.2 设计过程 2.2.1 状态图 000 111 110 101 011 010 图（2） 2.2.2 卡诺图 00 01 11 10 111 xxx 010 000 xxx 011 110 101 图（3） 0 1 Q 1n Q 0n Q 2n 时序逻辑问题状态赋值状态转换图最简逻辑表达式逻辑图检查能否自启动选定触发器类型

00 01 11 10 1 x 0 0 x 1 1 图（4） 00 01 11 10 1 x 1 1 x 1 1 图（5） 00 01 11 10 1 x 0 0 x 1 1 图（6） 2.2.3 状态方程与驱动方程状态方程: 12 n Q +=1n Q 2 n Q +1n Q 2 n Q 11 n Q +=1 n Q +0 n Q 1 n Q Q 1n Q 0n Q 2n 0 1 Q 1n+1的卡诺图 Q 1n Q 0n Q 2 n 0 1 Q 1n Q 0n Q 2n 0 1

三位二进制减法计数器的设计

目录 1设计目的与作用 (1) 设计目的及设计要求 (1) 设计作用 (1) 2设计任务 (1) 3三位二进制减法计数器的设计 (1) 设计原理 (1) 设计过程 (2) 4 74161构成227进制同步计数器并显示 (4) 设计原理 (4) 设计过程 (4) 5仿真结果分析 (5) 三位二进制减法计数器仿真结果 (5) 74161构成227进制同步计数器的仿真结果 (8) 6设计总结 (8) 7参考文献 (9)

1设计目的与作用设计目的及设计要求按要求设计三位二进制减法计数器（无效状态001，011）及用74161构成227进制同步计数器并显示，加强对数字电子技术的了解，巩固课堂上学到的知识，了解计数器，并且加强对软件multisim的了解。设计作用 multisim仿真软件的使用，可以使我们对计数器及串行检测器有更深的理解，并且学会分析仿真结果，与理论结果作比较。加强了自我动手动脑的能力。 2设计任务 1.三位二进制减法计数器（无效状态001，011）构成227进制同步计数器并显示 3三位二进制减法计数器的设计设计原理设计一个三位二进制减法计数器（无效状态001，011） 000 /0010 /0100 /0101 /0110 /0 111

/1 排列n n n 210 Q Q Q 图状态图设计过程 a ．选择触发器由于JK 触发器的功能齐全，使用灵活，在这里选用3个CP 上升沿触发的边沿JK 触发器。 b ．求时钟方程采用同步方案，故取012CP CP CP CP === c ．求状态方程由所示状态图可直接画出电路次态n+1n+1n+1 210Q Q Q 卡诺图。再分解开便可以得到如图各触发器的卡诺图。 Q 1n Q 0n Q 2n 00 01 11 10 1 图次态n+1 n+1n+12 10Q Q Q 卡诺图 Q 1n Q 0n Q 2n 00 01 11 10

三位二进制减法计数器精选文档

三位二进制减法计数器精选文档 TTMS system office room 【TTMS16H-TTMS2A-TTMS8Q8-

成绩评定表课程设计任务书

1 课程设计的目的与作用 1.了解同步计数器及序列信号发生器工作原理； 2.掌握计数器电路的分析，设计方法及应用； 3.掌握序列信号发生器的分析，设计方法及应用 2 设计任务三位二进制同步减法计数器 1.设计一个循环型三位二进制减法计数器，其中无效状态为（000，110），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。串行序列发生器的设计 1.设计一个能循环产生给定序列的串行序列信号发生器，其中发生序列（1101），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。基于74191芯片仿真设计54进制减法计数器并显示计数过程 1.设计一个基于74191芯片仿真设计54进制减法计数器并显示计数过程，组合电路部分选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。

3设计原理三位二进制减法计数器 1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。串行序列发生器的设计 1.序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。 2.计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长度为M 序列信号发生器。其设计步骤为： a.先设计一个计数模值为M的计数器； b.再令计数器每一个状态输出符合序列信号要求； c.根据计数器状态转换关系和序列信号要求设计输出组合网络 3.3 74191芯片仿真设计54进制减法计数器并显示计数过程 1.写出的二进制代码 2.求归零逻辑 3.异步置数的值

电子线路异步二进制计数器教案

异步二进制计数器【教学目标】 1、知识目标：（1）理解异步二进制计数器的功能；（2）掌握异步二进制计数器的电路结构；（3）理解异步二进制计数器的工作原理。 2、能力目标：（1）提高实践动手能力；（2）提高思考问题、分析问题的能力。 3、情感目标：激发学习兴趣。【教学重难点】重点：（1）异步二进制计数器的功能；（2）异步二进制计数器的电路结构；难点：（1）仪器使用、实践技能；（2）异步二进制计数器的工作原理。【授课方式】理实一体化【教学过程】【复习引入】这节课我们来学习一种常见的时序逻辑电路，叫做计数器。计数器是怎样构成的，它能实现什么功能呢？今天我们通过做一个实验，让大家从实验中来发现和总结计数器的功能和工作原理。做实验之前，我们首先来复习一下JK边沿触发器及其逻辑功能：

1、观察图中符号，CP 脉冲的有效触发边沿是它的什么边沿？（下降沿） 2、置0端和置1端是什么电平或脉冲有效？（低电平）触发器正常工作时，置0端和置1端应给予高电平还是低电平？（高电平） 3、TTL 数字集成电路输入端悬空可视为输入什么？（高电平） 4、JK 触发器的逻辑功能？填入上表。特别注意当JK 输入都为1时，触发器实现的是什么功能？【新课】一、实践准备：（一）实验器材：异步二进制计数器实验电路板一块、EE1640C 函数信号发生器/计数器一台、YJ56-1双路稳压电源一台、万用表一架、导线、电烙铁及焊锡。（二）认识电路板： 1、双JK 触发器集成电路74LS112的管脚排列： 2、请同学们对照管脚排列图理解元件接线图： J K Qn 功能 0 0 Qn 保持 1 1 n Q 翻转 0 1 0 置0 1 1 置1

由JK触发器组成的4位异步二进制加法计数器

由JK触发器组成的4位异步二进制加法计数器由JK触发器组成的4位异步二进制加法计数器必须满足二进制加法原则:逢二进一(1+1=10，即Q由1加1?0时有进位);各触发器应满足两个条件:每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。控制触发器的CP端，只有当低位触发器Q由1?0(下降沿)时，应向高位CP 端输出一个进位信号(有效触发沿)，高位触发器翻转，计数加1。由JK触发器组成4位异步二进制加法计数器。 ? 逻辑电路JK触发器都接成T′触发器，下降沿触发。图1 由JK触发器组成的4位异步二进制加法计数器 (a)逻辑图;(b)工作波形 ? 工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0,0000状态。在计数过程中，为高电平。只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。 ? 状态转换顺序表如下表所示。电路为十六进制计数器。? 工作波形(又称时序图或时序波形)如图1所示. 输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。四位二进制加法计数器状态转换顺序表: 计数顺序计数器状态 Q3 Q2 Q1 Q0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0

0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 图2为由D触发器组成的4位异步二进制加法计数器的逻辑图。由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。其工作原理与上类似。图2 由D触发器组成的4位异步二进制加法计数器

三位二进制减法计数器与芯片仿真进制减法计数器

目录 1 课程设计的目的与作用....................................................... 1.1课程设计目的.......................................................... 2 所用multisim软件环境介绍.................................................. 2.1 Multisim软件环境介绍................................................. 2.2 Multisim软件界面介绍................................................ 5.2串行序列信号检测器电路原理图及结果 5.3 74193芯片仿真63进制减法计数器的电路原理图及结果................. 6设计总结和体会......................................................... 7参考文献...............................................................

同步计数器和异步计数器比较

一、选择题 1．同步计数器和异步计数器比较，同步计数器的显著优点是A。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟C P控制。 2．把一个五进制计数器与一个四进制计数器串联可得到D进制计数器。 A.4 B.5 C.9 D.20 3．下列逻辑电路中为时序逻辑电路的是C。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 4.N个触发器可以构成最大计数长度（进制数）为D的计数器。 A.N B.2N C.N2 D.2N 5.N个触发器可以构成能寄存B位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 6．五个D触发器构成环形计数器，其计数长度为A。 A.5 B.10 C.25 D.32 7．同步时序电路和异步时序电路比较，其差异在于后者B。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 8．一位8421B C D码计数器至少需要B个触发器。 A.3 B.4 C.5 D.10 9.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用B级触发器。 A.2 B.3 C.4 D.8 10．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。 A.1 B.2 C.4 D.8 11．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。 A.2 B.6 C.7 D.8 E.10 12．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z 的脉冲，欲构成此分频器至少需要个触发器。 A.10 B.60 C.525 D.31500 13．某移位寄存器的时钟脉冲频率为100K H Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。

4位同步二进制加法计数器

4位同步二进制加法计数器一、实验目的 1、熟悉在EDA平台上进行数字电路集成设计的整个流程。 2、掌握Max+PlusⅡ软件环境下简单的图形、VHDL文本等输入设计方法。 3、熟悉VHDL设计实体的基本结构、语言要素、设计流程等。 4、掌握利用Max+PlusⅡ的波形仿真工具验证设计的过程。 5、学习使用JTAG接口下载逻辑电路到可编程芯片，并能调试到芯片正常工作为止。二、实验设备１．软件操作系统：Windows 2000 EDA软件：MAX+plus II 10.2 ２．硬件 EDA实验箱：革新EDAPRO/240H 三、实验原理 1.设计分析 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. 2.VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity cnt4e is port(clk,clr:in std_logic; cout:out std_logic; q:buffer integer range 0 to 15); end cnt4e; architecture one of cnt4e is begin process(clk,clr) begin if clk'event and clk='1'then if clr='1'then if q=15 then q<=0; cout<='0'; elsif q=14 then q<=q+1; cout<='1'; else q<=q+1; end if; else q<=0;

三位二进制减法计数器的设计

. . . . 目录 1设计目的与作用 (1) 1.1设计目的及设计要求 (1) 1.2设计作用 (1) 2设计任务 (1) 3三位二进制减法计数器的设计 (1) 3.1设计原理 (1) 3.2设计过程 (2) 4 74161构成227进制同步计数器并显示 (4) 4.1设计原理 (4) 4.2设计过程 (4) 5仿真结果分析 (5) 5.1三位二进制减法计数器仿真结果 (5) 5.2 74161构成227进制同步计数器的仿真结果 (8) 6设计总结 (8) 7参考文献 (9)

1设计目的与作用 1.1设计目的及设计要求按要求设计三位二进制减法计数器（无效状态001，011）及用74161构成227进制同步计数器并显示，加强对数字电子技术的了解，巩固课堂上学到的知识，了解计数器，并且加强对软件multisim的了解。 1.2设计作用 multisim仿真软件的使用，可以使我们对计数器及串行检测器有更深的理解，并且学会分析仿真结果，与理论结果作比较。加强了自我动手动脑的能力。 2设计任务 1.三位二进制减法计数器（无效状态001，011） 2.74161构成227进制同步计数器并显示 3三位二进制减法计数器的设计 3.1设计原理设计一个三位二进制减法计数器（无效状态001，011） 000 /0010 /0100 /0101 /0110 /0 111

/1 排列n n n 210 Q Q Q 图3.1.1 状态图 3.2设计过程 a ．选择触发器由于JK 触发器的功能齐全，使用灵活，在这里选用3个CP 上升沿触发的边沿JK 触发器。 b ．求时钟方程采用同步方案，故取012CP CP CP CP === c ．求状态方程由3.1所示状态图可直接画出电路次态n+1n+1n+1 2 10Q Q Q 卡诺图。再分解开便可以得到如图各触发器的卡诺图。 Q 1n Q 0n Q 2n 00 01 11 10 1 图3.2.1次态n+1 n+1n+12 10Q Q Q 卡诺图 Q 1n Q 0n Q 2n 00 01 11 10

4位二进制计数器实验

计算机组成原理实验报告院系：专业：班级：学号：姓名：指导老师： 2014年11月20日

实验一 4位二进制计数器实验一、实验环境 1. Windows 2000 或 Windows XP 2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。二、实验目的 1、熟悉VHDL 语言的编写。 2、验证计数器的计数功能。三、实验要求本实验要求设计一个4位二进制计数器。要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。（其次要求下载到实验版实现显示）四、实验原理计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类??????? ?????????????????????进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。因此不能使用T′触发器。应控制触发器的输入端，即将