8位加法器和减法器设计实习报告

8位加法器和减法器设计实习报告
8位加法器和减法器设计实习报告

综合电子系统实习报告

设计题目:8位加法器和减法器的设计

一、实习目的:综合电子系统实习是电子信息类专业学生了解电子系统设计实现过程,培养实践动手能力的实践性教学环节,是电子信息工程等理工科专业学生一门必修的实践性课程。通过学习和实践,可以让学生进一步接触电子元器件,电子材料及电子产品的生产实际,了解电子工艺的一般知识和掌握基本电路板的制作,元件的焊接,产品的组装等技能,了解电子工艺生产线的流程和基本管理知识,使学生通过设计一个课题,巩固和加深在“模拟电子技术基础”和“数字电子技术基础”等课程中所学到的理论知识和实验技能,掌握常用电子电路中的一般分析和设计方法,熟悉protel和其他开发软件的使用方法,提高电子电路的分析、设计和实验能力,为以后从事生产和科研工作打下一定的基础,为今后专业实验,毕业设计准备必要的工艺知识和操作技能。同时培养学生严谨的工作作风,养成良好的工作习惯,它是基本技能和工艺知识的入门向导,又是创新实践和创新精神的启蒙。综合电子系统实习对训练我们基本操作技能,提高我们实际动手能力是难得的一次好机会。

二、实习基本内容和要求:

(1)掌握常用电子元器件的种类,性能,选用原则及质量辨别;

(2)掌握电子产品装配及材料;

(3)学会印制电路板的制作,掌握锡焊原理及手工焊接工艺技术;

(4)学会器件的装配,焊接,调试;

(5)学会使用常用电子测试仪器设备,初步具有借助说明书或资料掌握常用工具,仪器的使用能力;

(6)掌握常用电子电路的设计方法,学会系统实物制作和调试。

三、实习工具:

(1)电烙铁:由于焊接的元件多,所以使用的是外热式电烙铁,功率为30w,烙铁头是铜制。

(2)螺丝刀、钻孔机、斜口钳、尖嘴钳等必备工具。

(3)焊锡,由于锡它的熔点低,焊接时,焊锡能迅速散步在金属表面焊接牢固,焊点光亮美观。

(4)数字万用表,5V直流稳压电源。

要求:1、利用逻辑门电路设计8位加法器和减法器,实现两个8位二进制数的加法运算和减法运算;

2、具有进位信号输入和输出能力;

3、通过功能选择控制信号F选择运算功能,F=0,加法运算,F=1,

进行减法运算;

4、用发光二极管显示两个输入数据和运算结构。

1、设计原理:

仿真电路图:

原理说明:根据实习要求,要设计一个两个8位二进制加法器和减法器,综合各方面考虑,决定用上面的芯片进行仿真电路的设计,用到芯片是74LS283.和74LS86,在设计的时候用开关控制高低电平作为二进制的1和0,用发光二极管来表示,二极管发光表示是高电平,二极管不发光就是低电平。通过芯片来完成相应的功能转换。在上面图的右边是加法器和减法器处理两组数据以后的情况,同样发光二极管发光表示1,不发光表示0,上面用到电阻主要是限流作用,用来保护发光二极管以免被烧坏。上面的电路图经过验证是能正常工作的,发光二极管亮与灭完全符合相加减的结果。

74LS283(四位二进制超前进位加法器)的引脚图:

原理:图中A3~A0,B3~B0为四位二进制数,作为加数,C1为低位进位,S0~S3为加法器的和,C3为本位的进位。它可以完成四位二进制

数的加法运算。如输入:A3A2A1A0(1000),B3B2B1B0(0110),C1(0),

则输出S3S2S1S0(1110),C3(0)。

74LS86(四2输入异或门)的管脚图:

原理:当输入电平相同时输出为低电平,当两个输入不相同时输出为高电平。图中A3~A0,B3~B0为输入端;O0~O3为输出端。

Protel 电路原理图:

前面我已经用仿真软件进行了仿真,并且结果非常令人满意。所以我们就用protel 来进行下一步的制作,首先进行画原理图,具体画的图就是上面的那个样子,上面用到电阻很多是因为我们用电阻的封装来安装发光二极管,因为具体的发光二极管在元件库里面没找到,找到的也是贴片封装,所以决定用电阻的封装来代替发光二极管。上面的原理图也是完全按照仿真的图来画的,应该是没有什么问题的,左下角是加减法功能控制开关,通过开关可以切换加法和减法。在原理图中我们还是用到了两个1K的排阻,用排阻比较方便,是作为上拉电阻接在原理图中。图中的异或门实际上是芯片86的分开的原理图,封装还是集成芯片的14孔芯片。

Protel 电路PCB电路图:

上面就是我们小组PCB图,是双面板的。因为用单面板布线相当困难,而且跳线很多,用双面板来布线比较简单,顶层和底层的布线都没有很大的问题,自动布线就可以完全不好,自己稍微修改一些布的不好的线就可以了。空间布置基本是原理图的位置来放置的,整个布线过程我还是很满意的。

2、电路板的制作,元件的焊接,产品组装过程情况:

首先老师给我们讲解了电路原理图的绘制及电路板的制作以及实习过程中要注意的事项。然后进行资料查找,确定设计方案;接着进行系统设计实现,完成系统原理图设计和PCB板设计。列好元器件清单,给老师检查无误后去领元器件,把拿回来的元器件清点一次看看是否有缺漏。用我们学的protel软件画PCB 板,然后用热转印法把设计好的PCB图形打印到转印纸上,再把转印纸上的图形用电熨斗转印到板上,用油性笔对小的瑕疵进行修补。把电路板放进三氯化铁溶液里腐蚀,腐蚀之后得到的就是只有线路的板子了,这时板子上会有留下来的电黑色的东西,用砂纸擦一下就显出铜的颜色了。到实验室用钻孔机把印在板子上有要打孔的地方打孔,那些都是放置元件的孔。接着分好元件,读准各元件的值,

确定各元件摆放的位置及方向,把原件放到电路板上。用焊锡把元件焊接好。到实验室把连接好的实物与5V的直流电源连接好调试实现两个8位二进制数的加法运算和减法运算。最后再让老师验收。

3、实验结果:把电路板上的两条电源线与5V的直流电源连上,接通电源。任意输入几组两个8位二进制数进行加法和减法运算,观察发光二极管输出的结果与计算机上的仿真软件得出的计算结果相对比,检验实物电路的功能。经调试该实物电路能够实现两个8位二进制数的加法运算和减法运算,实物调试成功。

4、实习中碰到的问题和解决措施:

1、用protel软件画原理图时很难做到布线时没有交叉,而且自己第一次画时线很乱,没有考虑到后面安装元件时元件怎么摆放位置怎么插入才算合理等,后来发现这些问题后经过自己的修改手动布线调整原来器件的位置,终于协调好刚才的问题调好之后和就设置进行布线。用热转印法把设计好的PCB图形打印到转印纸上时由于没有控制好熨斗的温度,所以没有充分把线路转印上去,后来用油性笔把不清楚的地方修补好。

2、进行腐蚀时没有注意好腐蚀的时间,腐蚀出来的板子有些地方没有腐蚀,后来在焊接时把断开的线路焊上。

3、用钻孔机打孔时不小心把一些孔打歪了,因此打孔要对准那个孔打而且也要小心把打孔针弄断。

4、要注意 PCB中的元件封装和实际中元件的封装是不一样,这是我在实习开始时没有注意的问题,后来自己检查才发现是自己安装错误导致调试时电路不能正常工作。要学会利用万用表来验证读数和实际情况是否一致,以免安装电阻时出错。学会怎样辨认二极管的“+”,“—”极,二极管的引脚也要很小心不要把负的接到正极。这几个问题都是实习过程中要注意的。

5、要说出现问题最多的就是焊接这一步。由于自己进行焊接没有什么经验,后来用万用表检测时发现很多地方虚焊,要用万用表对线路逐级检测,然后把虚焊的地方焊上,还有一些地方线与线之间的距离很小,所以要注意不能使焊点或线之间连接起来,否则就会引起短路。

6、在焊接时还要注意元件的摆放,对照所画的原理图放好元件的方向,需要注意的就是芯片的位置不要装反了,否则会使做出来的电路板功能和要求的不一致,这次因为把元器件放反了,调试了很多次才调试出来。最后要记得把地线焊接上去,先前我忘记把地线焊上去,到后来检测时才焊上去的。

7、进行调试时发现发光二极管灯不亮,而且电路板不能工作。后来用万用表检测发现一些地方虚焊,焊上后终于调试成功。

8、因为我们做的是双面板,虽然布线是简单很多,但是双面板的做板要比单面板难很多,首先是顶层和底层在用熨斗熨的时候一定要对好位置,否则的话这块板就不行了,我们采用过孔对准的方法来进行两层对位热熨,结果也是很完美的。双面板和单面板不同,在装元器件之前必须要把过孔先焊好。

9、在检查完后进行调试,结果减法器是对的,但是加法器不正确,经过仔细检查是一个电阻太大了,换了一个小电阻后去调试,结果就对了。8位加法器和减法器总电路正常工作。

5、今后实习的改进意见和建议:

1、耐心细致、冷静有序。

2、检测按步骤进行,一般由后级向前检测,先判定故障位置(用信号注入法)。再查找故障点(用电位法),循序渐进,排除故障。

3、不能乱调乱拆、盲目烫焊,导致越修越坏。

五、综合电子系统实习在知识能力和作风培养方面的体会:

通过这两个星期综合电子系统的实习,我得到了很大的收获,这些都是平时在课堂理论学习中无法学到的,我主要的收获有以下几点:

1、本次实习操作多,对我们技能要求高,对我们素质的发展有着相当重要的作用,所以我们应该认真听讲,仔细操作,来不得半点懈怠。

2、在操作前应该认真的学习理论知识以便更好的指导实践,之后应该继续思考以把理论与实际更好的结合。

3、凡事不可操之过急,静下心来认真的思考,谨慎的处理好动手与动脑的有效结合既互相的促进。

4、此次的实习大大的提高了我们的动手能力与运用所学知识解决实际问题的素质,为以后的实践积累了宝贵的经验。

5、使我们进一步的认识到:实际≠理论,它们之间还有一定的距离,但它们之间有一座无形的桥,那就是思考与动手。这也进一步的告诫我们:知识≠能力,它们之间也有着一个鸿沟,但并不是不可逾越的。这也就更进一步间接的告诉我们理论联系实际。

总而言之,我们的实践能力还很欠缺,尤其表现在理论与实际联系的素质。主要的原因可能是思考的少以至眼界不是十分的开阔,进一步的导致在实践的过程中敢想而不敢做,敢做了又表现得力不从心。

通过这次的综合电子系统实习,我学到很多东西,熟练了画原理图、焊板、调试这几个过程中都要注意什么事项,使我对电子工艺的理论有了初步的系统了解和焊普通元件与电路元件的技巧、印制电路板图的设计制作与工艺流程、功放的工作原理与组成元件的作用等。这些知识不仅在课堂上有效,对以后的电子工艺课的学习有很大的指导意义,在日常生活中更是有着现实意义;也对自己的动手能力是个很大的锻炼。在实习中,我锻炼了自己动手技巧,提高了自己解决问题的能力。这短暂的两周实习,使我从理论到实践上的一个飞跃。这次综合电子系统实习,使我深刻地理解了实践的重要性,理论无论多么熟悉,但是缺乏了实践的理论是行不通的。在学校我们学到的很多都是书本上的理论知识,从考试到学习,都是围绕书本的理论知识展开的,而很少会关心我们自己的实际动手能力,这一次的实习,让我们自己去发现问题,去想问题,去如何解决这个问题去亲手操作,实践,这个过程使得我觉得自己完成了一次质的飞跃。开始的时候,老师对电路原理进行介绍,我还以为这次实习非常简单,直至自己动手时才发现,看时容易做时难,人不能轻视任何事。在整个实习过程中,都得对机器,对工作,对同学安全负责,这也培养了我的责任感。实习的时候的确觉得很累,而且从理论到实践的这个过程并不想想象的那样简单,从开始就不断地遇到问题和困难,但是这样更锻炼了自己的思维,如何去把理论和实践结合,许多事情经过了自己去想,有思考,有实践,就会有收获,收获就意味着我的实践能力有了提高。我还从实习中学到了很多做人的道理,对我来说受益非浅,这对我今后踏入工作岗

位是非常有益的。除此以外,我还学会了如何更好地与别人沟通,如何更好地去陈述自己的观点,相信这些宝贵的经验会成为我今后成功的最重要的基石。实习是每一个大学毕业生必须拥有的一段经历,它使我们在实践中了解社会,让我们学到了很多在课堂上根本就学不到的知识,也打开了视野,增长了见识。我们要更加重视实习课程的学习,努力将自己培养成为既有文化又有技能的双型人才,为我们以后更好地服务社会打下了坚实的基础。

8位加法器和减法器的作品图

实验一 八位全加器的设计

电子科技大学电子工程学院标准实验报告(实验)课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表

实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程; 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法; 2.熟悉QuartusⅡ软件的使用及设计流程; 3.掌握全加器原理,能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根(已接好)、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器; 2、用图形方式构成一个八位全加器的顶层文件; 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理: 加法器是数字系统中的基本逻辑器件。例如:为了节省资源,减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的,因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明,4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样,多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图: 1)四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器,实现框图如下图所示,其中CSA为一位全加器。显然,对于这种方式,因高位运算必须要等低位进位来到后才能进行,因此它的延迟非常可观,高速运算肯定无法胜任。 通过对串行进位加法器研究可得:运算的延迟是由于进位的延迟。因此,减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见,将迭代关系去掉,则各位彼此独立,进位传播不复存在。因此,总的延迟是两级门的延迟,其高速也就自不待言。 2)八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下:

8位行波进位加减法器课程设计报告

南通大学计算机科学与技术学院计算机组成原理课程设计 报告书 课题名8位行波进位加减法器 班级_____ _____ 姓名_____ _________ 学号_____ ___ 指导教师 日期

目录 1.设计目的 (1) 2.设计内容 (1) 3.设计要求 (1) 4.设计原理与电路图 (1) 5.系统调试情况 (3) 6.设计总结与体会 (4) 7.参考文献 (5)

1 设计目的 熟练掌握补码加减法运算规则 2 设计内容 设计一个能够完成8位补码加减法运算的ALU 3 设计要求 采用行波(串行)进位的方式,并具备溢出判断功能 4设计原理与电路图(包括总框图、微程序控制器的逻辑图、电路图和封装图) 1位全加器逻辑电路图

n位行波进位的补码加法/加法器原理图 n位行波进位的补码加法/加法器 5系统调试情况 测试1:当m=0时,执行00000001+00000001,结果为00000010,如下图所示:

测试2:当m=1时,执行00000001-00000001,结果为00000000,如下图所示: 如下图所示:

图所示: 6 设计总结与体会 本次课程设计,让我学到了很多。首先,我学会了如何去设计一个简单的加法器。其次, 在这次的设计中,我也遇到了很多问题,本次设计是设计一个8位的补码加法器,需要考 虑加数的正负和溢出情况,所以我找出了数电课本复习了有关知识。在画图方面的也让我 知道:做任何小事情都不要粗心,有时候你不注意一些小细节,所得的电路图就是错误的。 7 参考文献 [1]白中英计算机组成原理(第四版立体化教材)[M].北京:科学出版社,2008. [2]康光华电子技术基础(第五版.数字部分)[M] 北京:高等教育出版社,2006.

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级1202 学号34 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年12月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号34 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期:2013年12月13日 任务完成日期:2014年01月21日

一、设计内容与设计要求 1.设计内容: 本课程是一门专业实践课程,学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDL或者Verilog HDL设计电子系统的流程和方法,采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想,训练学生综合运用数字逻辑课程的理论知识的能力,训练学生应用Quartus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一4线-16线译码器电路设计; 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-4线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八D触发器的设计; 题目九十进制同步计数器的设计; 题目十T触发器的设计; 每位同学根据自己学号除以10所得的余数加一,选择相应题号的课题。 参考书目 1 EDA技术与VHDL程 序开发基础教程 雷伏容,李俊,尹 霞 清华大学出版 社 978-7-302-22 416-7 201 TP312VH/ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302-14226-2 2006 TN702/185 3 VHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 7-118-03352-9 2004 TN702/62 4 VHDL 实用技术潘松,王国栋7-8106 5 7-81065-290-7 2000 TP312VH/1 5 VHDL语言100 例详解 北京理工大学A SIC研究所 7-900625 7-900625-02-X 19 99 TP312VH/3 6 VHDL编程与仿真王毅平等人民邮电出版 社 7-115-08641-9 20 00 7 3.9621/W38V 7 VHDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-11652-0 200 5 TP312VH/27 /3

8位全加器设计

基于原理图的8位全加器设计 实验目的:熟悉利用Quartus II的原理图输入方法设计简单的组合电路,掌握层次化设 计的方法,并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理:一个8位全加器可以由8个1位全加器串行构成,即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务:1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计,利用以上获得的1位全加器构成8位全加器,完成编译、综合、适配、仿真和硬件测试。 实验步骤: 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下: (1)打开Quartus II,选择file—>new命令,在弹出的窗口中选择block diagram/schematic file 选项,单击ok按钮后将打开原理图编辑窗口。 (2)在编辑窗口中的任何一个位置上右击,将弹出快捷菜单,选择inset—>symbol命令,将弹出元件输入对话框。 (3)单击“…”按钮,找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项(假设软件安装在D盘),选中需要的元件,单击“打开”按钮,此元件即显示在窗口中,然后单击symbol窗口中的ok按钮,即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后,连接好电路,再输入各引脚名。 (4)选择file—>save as命令,选择刚才为自己的工程建立的目录d:\adder,将已设计好的原理图取名为h_adder.bdf,并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计,必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下,选择file—>create/update—>create symbol file for current file命令,即可将当前文件h_adder.bdf变成一个元件符号存盘,以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口,方法同前。在新打开的原理图窗口中双击,在弹出的窗口中选择project选项,选择h_adder.bdf,并调入其他元件,连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件,方法同上。 2.调入元件,连接电路图,以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析:

减法器设计与制作

减法器设计与制作 专业:应用物理学 [中文摘要]:在很多物理实验中减法器已成为必不可少的仪器,尤其是光信号的探测与分析。本文将在简单介绍集成运放的基础上,引入减法电路的设计原理并详细分析其构成以及运放特性,并进一步根据实际要求,对实验中要用到的减法电路进行优化处理,使其达到实验要求,为实验的顺利进行做好准备。本实验在优化方面将主要论述如何使电路增加滤波功能,减小背景噪声,以电路的信噪比大大提高。 [关键词]:减法电路,输入信号,输出信号,电压放大倍数 Abstract : in many physics experiments subtraction tool has became a requisite tools, above all light signal probe and analyze, our this text will introduce integrated fundamentally ,to pull into subtraction circuit design theory and analyze its property ,and basis reality require, optimize to handle subtraction circuit ,make it reach experiments require ,keep our power dry the experiment .in our experiments, we will treatise how to raise filtration function, subtracting noise background in optimize faces , to make circuit signal-to-noise greatly raise. Key words :subtraction circuit , input signal , output signal , voltage enlarge mutiple

四位二进制加法器课程设计

课题名称与技术要求 课题名称: 四位二进制加法器设计 技术要求: 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加,将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码,再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器,最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成,包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器,将得到的n(五位二进制数码对应的十进制数)个脉冲信号输入八位二进制输出器,使电路的后续部分得以执行。 总体论证方案与选择 设计思路:两个四位二进制数的输入可用八个开关实现,这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位,因此需要两个译码器Ⅱ分别译码十位和

个位。综上所述,需要设计一个译码器Ⅰ,能将求和得到的五位二进制数译成八位,其中四位表示这个五位二进制数对应十进制数的十位,另四位表示个位。而译码器Ⅱ有现成的芯片可选用,此处可选74LS247,故设计重点就在译码器Ⅰ。 加法器选择 全加器:能对两个1位二进制数进行相加并考虑低位来的进位,即相当于3个1位二进制数相加,求得和及进位的逻辑电路称为全加器。或:不仅考虑两个一位二进制数相加,而且还考虑来自低位进位数相加的运算电路,称为全加器。 1)串行进位加法器 构成:把n位全加器串联起来,低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点:电路比较简单。 最大缺点:进位信号是由低位向高位逐级传递的,运算速度慢。 2)超前进位加法器 为了提高运算速度,必须设法减小或消除由于进位信号逐级传递所消耗的时间,于是制成了超前进位加法器。 优点:与串行进位加法器相比,(特别是位数比较大的时候)超前进位加法器的延迟时间大大缩短了。 缺点:电路比较复杂。 综上所述,由于此处位数为4(比较小),出于简单起见,这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程,将输入的每个二进制代码赋予的含意“翻译”过来,给出相应的输出信号。译码器是使用比较广泛的器材之一,主要分为:变量译码器和码制译码器,其中二进制译码器、二-十进制译码器和显示译码器三种最典型,使用十分广泛。显示译码器又分为七段译码器和八段

八位二进制加法器课程设计

长安大学电子技术课程设计 课题名称______________ 班级______________ 姓名______________ 指导教师 日期______________

前言 8位二进制加法器,它的功能主要是实现两个8位二进制数的相加,其结果的范围应该在00000000到111111110之间,即000到510之间。加法器在实际应用中占据着十分重大的地位,从我们呱呱坠地起,到小学,到初中,到高中,到大学,到工作,等等。我们能离开加法吗,不能!加法可以说是一切运算的基础,因此8位二进制加法器的设计是很有必要的。 那么我们如何设计一个8位二进制加法器呢?在实际应用中,我们通常输入的是十进制数,一个八位二进制数所对应的最大的十进制数是255,于是输入两个范围在000到255之间的数,首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码,得到两个十二位字码,再通过加法器将它们相加,逢10进1,得到一个新的十二位字码,再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数,其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加,从而达到了题目的要求。 为实现上述目的,我们需要查阅相关资料。通过查阅,理解以及加以运用,我们认识到了收集资料的不易性,但同时也得到了不少收获,可以说是有苦有甜。同时,虽然我们基本设计出了这个八位二进制加法器,但是不必可避免地会产生一些问题,比如说在连线上可能有更简便的途径,在元件的选用上可能还有其它更简便的方法,在控制上可能还不够精简,等等。我们希望在以后的实践中能找出更好的方法,也希望能吸取这次设计中的不足,逐渐改善。另外,在电子设计的过程中,与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性,我相信这次的电子设计能够为我们将来的工作奠定一定的基础。

8位全加器

目录 一、设计目的和要求 (1) 1.课程设计目的 (1) 2.课程设计的基本要求 (1) 3.课程设计类型 (1) 二、仪器和设备 (1) 三、设计过程 (1) 1.设计内容和要求 (1) 2.设计方法和开发步骤 (2) 3.设计思路 (2) 4.设计难点 (4) 四、设计结果与分析 (4) 1.思路问题以及测试结果失败分析 (4) 2.程序简要说明 (5) 五、心得体会 (9) 六、参考文献 (9)

一、设计目的和要求 1.课程设计目的 设计一个带进位的八位二进制加法计数器:要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器,并通过编译及时序仿真检查设计结果。 2.课程设计的基本要求 全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法,充分理解全加器的设计过程,掌握一位全加器的程序,熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。 课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。 3.课程设计类型 EDA课程设计 二、仪器和设备 PC机、MAX+plusⅡ10.2软件 三、设计过程 1.设计内容和要求 方法一: 1.原理图输入完成半加器和1位全加器的设计,并封装入库 2.层次化设计,建立顶层文件,由8个1位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真 方法二: 1. 原理图输入完成一个四位全加器的设计 2.层次化设计,建立顶层文件,由2个4位全加器串联构成8位全加器 3.每一层次均需进行编译、综合、适配及仿真

2.设计方法和开发步骤 加法器是数字系统中的基本逻辑器件。例如:为了节省资源,减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的,因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。通常,并行加法器比串行级联加法器占用更多的资源,并且随着位数的增加,相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明,4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样,多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。 因此这次课程设计中的8 位加法器可采用两个4位二进制并行加法器级联而成。此外我们还讨论了由八个一位全加器串联构成的八位二进制全加器。设计中前者设计为同步加法器,后者设计为异步加法器。 3.设计思路 方法一:异步八位全加器 设计流程图如下: 图 1异步八位流程图

用原理图方法设计8位全加器

实验报告一 一、实验目的 熟悉利用QuartusII的原理图输入方法设计简单电路,掌握层次化设计的方法,并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验内容 1.根据工作原理,完成1位半加器和全加器的设计; 2.建立一个更高的原理图设计层次,利用以上获得的1位全加器构成8位全加器,并完成 编译、综合、适配、仿真。 三、实验环境 计算机、QuartusII软件 四、实验步骤 1.根据半加器工作原理,建立电路并仿真,并将元件打包。 (1)电路 (2)仿真: 仿真结果分析:S为和信号,当A=1,B=0或A=0,B=1时,和信号S为1,否则为0.当A=B=1时,产生进位信号,及CO=1。 (3)打包后的文件:

2.利用半加器构成一位全加器,并打包。 (1)电路 (2)仿真 仿真结果分析:CI为来自低位的进位,S=A xor B xor CI,即:当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’,则S=1,否则S=0;当A,B,CI有两位或者三位同为高电平‘1’时,产生进位信号CO=‘1’。 (3)打包后的文件 3.利用全加器构成8位全加器,并完成编译、综合、适配、仿真。 (1)电路

(2)仿真 仿真结果分析:八位全加器,和S分别与A,B 对应。当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时,则产生进位信号CO=‘1’。 五、实验结果与讨论 实验的仿真结果与预计的结果一致,所以所设计的电路是正确的。不足的地方有: 1、对软件还不够熟悉,所以操作的有点慢;

2、设计电路时,由于数字电路的知识有些开始淡忘了,所以应当及时去补 缺补弱。 六、总结 思考题:为了提高加法器工作速度,如何改进以设计的进位方式? 答:采用超前进位。串行加法器的第i位进位是由0~(i-1)决定的,而超前进位是事先得出每一位全加器的进位输出信号,而无需再从低位开始向高位逐位传递进位信号了,这就有效地提高了工作速度了。

EDA8位二进制并行加法器

实验二:8位加法器的设计 1.实验目的 (1)学习Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。 (2)学习GW48-CK或其他EDA实验开发系统的基本使用方法。 (3)了解VHDL程序的基本结构。 2.实验内容 设计并调试好一个由两个4位二进制加法器级联而成的8位二进制并行加法器,并用GW48-CK或其他EDA实验开发系统(事先应选定拟采用的实验芯片的型号)进行硬件验证。3.实验要求 (1)画出系统的原理图,说明系统中各主要组成部分的功能。 (2)编写各个VHDL源程序。 (3)根据系统的功能,选好测试用例,画出测试输入信号波形或编号测试程序。 (4)根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。 (5)记录系统仿真、逻辑综合及硬件验证结果。 (6)记录实验过程中出现的问题及解决办法。 4.实验条件 (1)开发条件:Quartus Ⅱ 8.0。 (2)实验设备:GW48-CK实验开发系统。 (3)拟用芯片:EPM7128S-PL84。 5.实验设计 1)系统原理图 为了简化设计并便于显示,本加法器电路ADDER8B的设计分为两个层次,其中底层电路包括两个二进制加法器模块ADDER4B,再由这两个模块按照图2.1所示的原理图构成顶层电路ADDER8B。 ADDER4B 图2.1 ADDER4B电路原理图

A8[7..0] 图 2.1 ADDER8B电路原理图 2)VHDL程序 加法器ADDER8B的底层和顶层电路均采用VHDL文本输入,有关VHDL程序如下。ADDER4B的VHDL源程序: --ADDER4B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(C4:IN STD_LOGIC; A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC); END ENTITY ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5<='0'&A4; B5<='0'&B4; S5<=A5+B5+C4; S4<=S5(3 DOWNTO 0); CO4<=S5(4); END ARCHITECTURE ART; ADDER8B的VHDL源程序: --ADDER8B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS

8位全加器的设计与实现

实验二 8位全加器的设计与实现 [实验目的] 1 掌握Quartus II 环境下原理图输入、编译综合、仿真、引脚锁定、下载及硬件 测试测试方法; 2 掌握Quartus II 对FPGA 的设计方法。 3 学习8位全加器原理图的设计,掌握Quartus II 原理图层次化设计方法。 [实验仪器] Pentium PC 机 、EDA 实验箱 各一台 Quartus II 6.0软件 [实验内容] 采用Quartus II 原理图输入方式及层次化设计方法设计8位全加器并进行器件编程、检测。 1. 完成全加器的设计(包括原理图输入、编译综合、适配、仿真并将它们设置成硬件符号入库)。 2. 建立顶层原理图文件。采用已产生的全加器元件设计一个8位串行全加器电路,并完成编译综合、适配、仿真和硬件测试。 一、一位全加器 每个全加器有三位输入,分别是加数A,B 和一个进位位CI 。将这三个数相加,得 出全加和数D 和进位数CO 。这个过程称为”全加”,全加器的真值表参见表1。 全加器的真值表1 A B CI CO D 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 由表2得: ABCI CI AB CI B A BCI A CO +++= D ABCI ABCI ABCI ABCI =+++ 可用两个四选一芯片完成。原理图如下:

A BCI 1 0001111011 1 cout D0D1D2D31 A BCI 1 00011110111S D0D1D2 D3 1 可得: Cout 的连接方式如下: D0=0;D1=CI=D2;D3=1 S 的连接方式如下: D0=CI;D1=CI =D2;D3=CI 选用两片4选1,可绘制全加器如图1所示。 VCC ci INPUT VCC A INPUT VCC B INPUT S OUTPUT COUT OUTPUT S0D2S1D3D0INH D1 Q MUX41 inst9 NOT inst10 S0D2S1D3D0INH D1Q MUX41 inst GND VCC 图1一位全加器 1. 为全加器项目工程设计建立文件夹 Windows 环境下在D :盘建立8位加法器设计项目的文件夹,取名为adder8, 路径为d :\adder8。 2. 输入原理图文件 (1) 打开Quartus II ,选择菜单File →New 。在New 窗口中的Device Design Files 中选择硬件设计文件类型为Block Diagram/Sxhematic File ,单击OK 按钮后进入Quartus II 图形编辑窗口。 (2) 选择输入元件项Inset →Symbol ,分别调入mux41、not 元件及输入、输出端口,参照图上图合理布局、布线,最后输入各引脚名:A 、B 、ci 和s 、cout 。 (3) 原理图文件存盘,注意应选择刚才建立的文件夹 d:\adder8,将已设计好的原理图 文件取名为has.bdf,点击OK 存盘。存盘后Quartus II 弹出“Do you want to create a new project with this file?” 窗口,窗口选择“是”,将进入建立新工程项目操作。(具体操作见第3点) 3、 建立新工程项目 如在前一步操作中选择“否”的话,可按下面的操作建立新工程项目。建立工程项目

利用Quartus II软件和原理图输入法设计八位加法器

摘要 Quartus II是最高级和复杂的,用于system-on-a-programmable-chip (SOPC)的设计环境。Quartus II提供完善的timing closure 和LogicLock 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和基于块的设计流为基本特征的programmable logic device (PLD)的软件。Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等,在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程。 本文介绍了微机上的QuartusⅡ软件系统的使用,并用该软件分别设计半加器,全加器,并编译连接设计一个8位加法器的过程。 关键词:8位加法器;EDA(电子设计自动化);QuartusⅡ(可编程逻辑软件)

目录 第1章概述 (1) 1.1EDA的概念 (1) 1.2硬件描述语言概述 (2) 第2章QUARTUS II (4) 2.1QUARTUSII概述 (4) 2.2QUARTUSII建立工程项目 (4) 2.3QUARTUSII建立原理图输入文件 (6) 2.4QUARTUSII层次化项目设计 (9) 第3章8位加法器设计 (12) 3.18位加法器分析 (12) 3.2设计过程 (12) 参考文献 (15) 结论 (16)

第1章概述 1.1 EDA的概念 EDA是电子设计自动化(Electronic Design Automation)的缩写,从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来的。 由于它是一门刚刚发展起来的新技术,涉及面广,内容丰富,理解各异,所以目前尚无一个确切的定义。但从EDA技术的几个主要方面的内容来看,可以理解为EDA技术就是以计算机为工具,设计者在EDA软件平台上,以硬件描述语言为系统逻辑描述的主要表达方式完成设计文件,然后由计算机自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化,逻辑布局布线、逻辑仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现,极大地提高了电路设计的效率和可操作性,减轻了设计者的劳动强度[1]。 利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 EDA技术是伴随着计算机、集成电路、电子系统的设计发展起来的,至今已有30多年的历程。大致可以分为三个发展阶段。20世纪70年代的CAD(计算机辅助设计)阶段:这一阶段的主要特征是利用计算机辅助进行电路原理图编辑,PCB 布同布线,使得设计师从传统高度重复繁杂的绘图劳动中解脱出来。20世纪80年代的QAE(计算机辅助工程设计)阶段:这一阶段的主要特征是以逻辑摸拟、定时分析、故障仿真、自动布局布线为核心,重点解决电路设计的功能检测等问题,使设计能在产品制作之前预知产品的功能与性能[2]。20世纪90年代是EDA(电子设计自动化)阶段:这一阶段的主要特征是以高级描述语言,系统级仿真和综合技术为特点,采用“自顶向下”的设计理念,将设计前期的许多高层次设计由EDA工具来完成[3]。 1.1.1 EDA的发展 从目前的EDA技术来看,中国EDA市场已渐趋成熟,不过大部分设计工程师面向的是PC主板和小型ASIC领域,仅有小部分的设计人员工发复杂的片上系

8位行波进位加减法器课程设计报告

v1.0 可编辑可修改 1 南通大学计算机科学与技术学院计算机组成原理课程设计 报告书 课题名8位行波进位加减法器 班级_____ _____ 姓名_____ _________ 学号_____ ___ 指导教师 日期

v1.0 可编辑可修改 目录 1.设计目的 (1) 2.设计内容 (1) 3.设计要求 (1) 4.设计原理与电路图 (1) 5.系统调试情况 (3) 6.设计总结与体会 (4) 7.参考文献 (5)

v1.0 可编辑可修改 1 设计目的 熟练掌握补码加减法运算规则 2 设计内容 设计一个能够完成8位补码加减法运算的ALU 3 设计要求 采用行波(串行)进位的方式,并具备溢出判断功能 4设计原理与电路图(包括总框图、微程序控制器的逻辑图、电路图和封装图) 逻辑表达式: i i i i C B A S ⊕⊕= i i i i i i i i i i i i i i i i i C B A B A C B A B A C B C A B A C ).(.)(1⊕=⊕+=++=+

v1.0 可编辑可修改 1位全加器逻辑电路图 1位全加器封装图FA n位行波进位的补码加法/加法器原理图

v1.0 可编辑可修改 n位行波进位的补码加法/加法器 5系统调试情况 测试1:当m=0时,执行00000001+00000001,结果为00000010,如下图所示: 测试2:当m=1时,执行00001,结果为00000000,如下图所示:

v1.0 可编辑可修改 测试3:当m=0时,执行01111111+000000001,结果为0,产生溢出,红灯亮,如下图所示: 测试4:当m=1时,执行0001,结果为1,产生溢出,红灯亮,如图所示:

八位加法器设计实验报告

实验四:8位加法器设计实验 1.实验目的:熟悉利用quartus原理图输入方法设计简单组合电路,掌握层次化设计方法。 2.实验原理:一个八位加法器可以由八个全加器构成,加法器间的进位可以串行方式实现,即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务:完成半加器,全加器,八位加法器设计,使用例化语句,并将其设计成一个原件符号入库,做好程序设计,编译,程序仿真。 1)编译成功的半加器程序: module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2)编译成功的全加器程序: module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3)编译成功的八位加法器程序: module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]),.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1]),.cout(cout1 )); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2]),.cout(cout2 )); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3]),.cout(cout3 )); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4]),.cout(cout4 )); f_adder

8位加法器设计程序过程

实验8位加法器设计 一、实验目的 熟悉利用QuartusⅡ的图形编辑输入法设计简单组合电路,掌握层次化设计方法,并通过8位全加器的设计,进一步熟悉利用EDA软件进行数字系统设计的流程。 二、实验仪器与器材 计算机1台,GW48-PK2S实验箱1台,QuartusⅡ6.0 1套。 三、实验内容 1. 基本命题 利用图形输入法设计一个一位半加器和全加器,再利用级联方法构成8位加法器。 2. 扩展命题 利用文本输入法设计4位并行进位加法器,再利用层次设计方法构成8位加法器。通过时序仿真,比较两种加法器的性能。 四、实验设计思路 按照如图2-1,2-2,2-3设计半加器、全加器、串行级联加法器 ①设计半加器 图2-1半加器设计图 ②设计全加器

图2-2全加加器设计图 ③设计串行级联8位加法器 图2-3串行级联8位加法器设计图 ④仿真波形图 对以上的串行级联加法器进行仿真。设置时钟频率为/1/10ns。每20ns对a,b输入口进行+2操作。所得结果见图2-8。由图可知延时大约为14ns。

图2-4串行级联加法器仿真波形图 对以上的串行级联加法器进行仿真。设置时钟频率为/2.0us。每10us对a,b输入口进行 +2操作。所得结果见图2-4。由图可知延时大约为10us。 五、实验要求 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。 六、实验思考题 (1)与单一设计文件比较,实现层次化设计应注意哪些问题? 答:实现层次化设计需要注意的是:假设B设计中引用A设计,那么需要将A 设计的工程文件放在B设计的工程文件中,另外,B设计的工程必须要以B的实体名称对应,不然仿真的时候会出错。 (2)比较图形编辑和文本编辑两种8位二进制加法器的性能,分析它们的主要异同点。以下是文本编辑的参考程序。 1) 4位二进制数加法器ADDER4B的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT ( CIN4 : IN STD_LOGIC; A4 : IN STD_LOGIC_VECTOR(3DOWNTO0);

8位二进制加法器

8位二进制加法器 1.摘要: 本次设计主要是如何实现8位二进制数的相加,即两个000到255之间的数相加,由于在实际中输入的往往是三位十进制数,因此,被加数和加数是两个三位十进制数,范围在000到255之间,通过六个二-十进制编码器(即74LS147)分别将加数和被加数的个位、十位、百位转换为8421BCD码,于是得到了两个12位字码,将它们接入三个四位超前进位并行加法器(即74LS283),其中原加数三位十进制数的个位转换得到的四位BCD码与被加数三位十进制数的个位转换得到的四位BCD码相加,串入到第一个74LS283的接线端,得到一个四位8421BCD码。同理,原加数和被加数的十位转换得到的四位BCD码相加也得到一个8421BCD码。同理,百位也是如此。需要注意的是:由于这12位BCD码是由三位十进制数转换过来的,因此在用加法器相加时,要逢10进一。于是通过一些与非门、非门和加法器构成一个新的加法器,使该加法器能对这十二位BCD码进行计算,并且逢10进1,这样得到一个十二位BCD码,即相加结果三位十进制数所对应的BCD码,再通过7447数字显示译码器将这十二位8421BCD码还原成一个三位十进制数,用数码管显示出来,得到一个三位十进制数,即为所求的结果。另外,本次设计不仅可以适用加数和被加数是000到255的数字,同时也适用于加数和被加数是000到999的任何一个数,这是本次设计的创新之处。2.关键字: 二-十进制编码器、四位超前进位并行加法器、7447七段数码显示译码器、逢十进一、数码管。 3.设计要求: 1.八位二进制加数与被加数的输入; 2.三位数码管显示; 3.三位十进制加数与被加数的输入。 4.正文: 第一章系统概述 本次设计的目的是实现两个八位二进制数的相加,那么我们如何实现呢?通常在实际中输入的是三位十进制数,而要求是八位二进制数,八位二进制数换算成三位十进制数最大为

8位加法器和减法器设计实习报告

综合电子系统实习报告 设计题目:8位加法器和减法器的设计

一、实习目的:综合电子系统实习是电子信息类专业学生了解电子系统设计实现过程,培养实践动手能力的实践性教学环节,是电子信息工程等理工科专业学生一门必修的实践性课程。通过学习和实践,可以让学生进一步接触电子元器件,电子材料及电子产品的生产实际,了解电子工艺的一般知识和掌握基本电路板的制作,元件的焊接,产品的组装等技能,了解电子工艺生产线的流程和基本管理知识,使学生通过设计一个课题,巩固和加深在“模拟电子技术基础”和“数字电子技术基础”等课程中所学到的理论知识和实验技能,掌握常用电子电路中的一般分析和设计方法,熟悉protel和其他开发软件的使用方法,提高电子电路的分析、设计和实验能力,为以后从事生产和科研工作打下一定的基础,为今后专业实验,毕业设计准备必要的工艺知识和操作技能。同时培养学生严谨的工作作风,养成良好的工作习惯,它是基本技能和工艺知识的入门向导,又是创新实践和创新精神的启蒙。综合电子系统实习对训练我们基本操作技能,提高我们实际动手能力是难得的一次好机会。 二、实习基本内容和要求: (1)掌握常用电子元器件的种类,性能,选用原则及质量辨别; (2)掌握电子产品装配及材料; (3)学会印制电路板的制作,掌握锡焊原理及手工焊接工艺技术; (4)学会器件的装配,焊接,调试; (5)学会使用常用电子测试仪器设备,初步具有借助说明书或资料掌握常用工具,仪器的使用能力; (6)掌握常用电子电路的设计方法,学会系统实物制作和调试。 三、实习工具: (1)电烙铁:由于焊接的元件多,所以使用的是外热式电烙铁,功率为30w,烙铁头是铜制。 (2)螺丝刀、钻孔机、斜口钳、尖嘴钳等必备工具。 (3)焊锡,由于锡它的熔点低,焊接时,焊锡能迅速散步在金属表面焊接牢固,焊点光亮美观。 (4)数字万用表,5V直流稳压电源。 要求:1、利用逻辑门电路设计8位加法器和减法器,实现两个8位二进制数的加法运算和减法运算; 2、具有进位信号输入和输出能力; 3、通过功能选择控制信号F选择运算功能,F=0,加法运算,F=1, 进行减法运算; 4、用发光二极管显示两个输入数据和运算结构。 1、设计原理:

基于FPGA的八位加法器

课程实训报告 课程名称EDA 技术 设计题目基于FPGA的八位加法器院系名称机械电子工程学院 专业班级电子信息工程2014级 姓名 学号 成绩 指导教师 2016年12月

目录 1、设计目的、要求.................................................................................................................... - 2 - 1.1、设计目的.................................................................................................................... - 2 - 1.2、系统设计要求............................................................................................................ - 2 - 2、设计原理及相关硬件............................................................................................................ - 3 - 2.1、系统设计方案及原理................................................................................................ - 3 - 2.2、硬件原理.................................................................................................................... - 3 - 3、主要模块设计........................................................................................................................ - 5 - 3.1、模块Key-led............................................................................................................. - 5 - 3.2、模块Adder................................................................................................................. - 6 - 4、系统编译及仿真过程............................................................................................................ - 6 - 4.1、系统编译.................................................................................................................... - 6 - 4.2、仿真............................................................................................................................ - 7 - 5、硬件验证过程和分析............................................................................................................ - 8 - 5.1、引脚设置和保护........................................................................................................ - 8 - 5.2、硬件下载.................................................................................................................... - 8 - 5.3、硬件测试结果及分析................................................................................................ - 9 - 6、实验参考程序........................................................................................................................ - 9 - 6.1、模块key_led............................................................................................................. - 9 - 6.2、模块adder4b........................................................................................................... - 13 - 6.3、模块adder8b........................................................................................................... - 14 -总结 ......................................................................................................................................... - 15 -参考文献...................................................................................................................................... - 0 -附录 ........................................................................................................................................... - 1 -

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