8位全加器 课程设计
硬件技术课程设计
课题名称 8位全加器的设计与实现组名
组员
班级1201
专业计算机科学与技术
指导教师
计算机学院
2014年12 月
目录
一、设计目的 (1)
二、设计内容 (1)
三、实验原理图 (1)
半加器原理图 (1)
1位全加器原理图 (1)
4位全加器原理图 (2)
8位全加器原理图 (2)
锁引脚图 (3)
四、设计与说明 (3)
五、时序仿真 (4)
六、实验步骤 (5)
七、设计总结 (8)
八、参考文献 (8)
8位全加器的设计与实现
一、设计目的
1、掌握运用MAX+plusII原理图编辑器进行层次电路系统设计的方法。
2、进一步熟悉利用MAX+plusII进行电路系统设计的一般流程。
3、掌握8位全加器原理图输入设计的基本方法及过程。
二、设计内容
一个8位全加器可以由8个1位全加器构成，加法器间的进位可以以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接。而一个1位全加器则可由实验一包装元件入库得到。
三、实验原理图
半加器原理图：
1位全加器原理图：
1 /8
4位全加器原理图：
8位全加器原理图：
2 / 8
锁引脚原理图：
四、设计与说明
8位全加器可由2个4位的全加器串联组成，因此，先由一个半加器构成一个全加器，再由4个1位全加器构成一个4位全加器并封装成元器件。加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接最高位的输出即为两数之和。最后一个Cout输出进位，D8显示。
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五、时序仿真
1、建立波形文件。为此设计建立一个波形测试文件。选择File项及其New,再选择右侧New窗中的vector Waveform file项，打开波形编辑窗。
2、输入信号节点。在波形编辑窗的左方双击鼠标，在出现的窗口中选择Node finder，在弹出的窗口中首先点击List键，这时左窗口将列出该项设计所以利用中间的“=>”键将需要观察的信号选到右栏中。
3设定仿真时间宽度。选择edit项及其End time选项，在End time选择窗中选择适当的仿真时间域，本次实验由于是八位的全加器，为避免延迟太大不利于显示，可将End Time 设置为50ms，以便有足够长的观察时间和便于分析的波形仿真波形图。
4、波形文件存盘。选择File项及其Save as选项，按OK键即可。存盘窗中波形文件名是默认的（这里是adder.scf所以直接存盘即可。
5、运行仿真器。点击processing中的Start simulation选项，如图是仿真运算完成后的时序波形。注意，刚进入如图所示的窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形。
仿真波形图：
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分组后的仿真图：
六、实现步骤
1.首先为此工程建立一个放置与此工程相关的所有文件的文件夹，认为工作库（Work Library）。本项设计我的文件夹取名为8位全加器。
2. 选File New，在弹的New对话框中选择Device Design Files 页的原理图文件编辑输入项Block diagram\Schematic File，画半加器原理图。
3. 另存自己的工程，将已设计好的图文件命名为：h_adder.bdf，并保存在此文件夹内。编译通过之后，将该半加器封装入库待设计1位全加器的时候调用。
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4. 利用封装后的半加器画1位的全加器，并封装成元器件。
5. 利用封装后的1位全加器，将4个1位全加器串行，画4位的全加器，并封装成元器件。
6. 将2个4位全加器元器件串行，按照实验原理设计8位全加器。
7．运行并调试成功。
8. 锁引脚，参考课本模式1图（注：灯8表示结果有无进位）。
9. 连接USB。
按START运行。
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9. 测试数据如下：
A4+92=36 有进位D8亮
62+58=BA 无进位
82+94=16 有进位D8亮
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七、设计总结：
通过这次8位全加器的设计实验，我们发现自己的动手实践能力还比较弱，所以以后要多动手。我们在设计实验时也遇到了很多麻烦，如选择模式时组员中出现了不同意见以及时序仿真不会做等，不过通过和组员的讨论及向老师请教基本上得以解决，不过时序仿真还不够熟练，需加强。
这次设计，使我们能清楚的了解设计程序和设计步骤、设计思路和硬件测试，最终能清晰的建立起整体概念。再者组员之间通过不断地磨合，由一开始的大家手忙脚乱，到后来逐渐适应，按部就班分工合作，工作效率明显提高。所以也为团队合作的精神感到可贵。
八、参考文献：
[1] 潘松,潘明《现代计算机组成原理》科学出版社
[2] 康华光《电子技术基础—数字部分》高等教育出版社
[3] 张文希、谢明华《EDA技术实验指导书》
[4] 王锁平《电子设计自动化（EDA）教程》电子科技大学出版社
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8位竞赛抢答器的设计--实用.docx
单片机课程设计专业电气工程及其自动化 指导教师 学生颜良堂 学号B16 题目8 位竞赛抢答器的设计 2013 年 12 月 25 日
目录 一、设计任务与要求. (3) 二、方案设计与论证 (3) 方案一： (3) 方案二： (4) 三、单元电路的设计 (4) 芯片的选择及工作原理 (4) 系统的硬件构成及功能 (4) 四、软件的设计 (5) 主程序流程图 (6) 主程序 (6) 子程序 (7) 1、开始、复位程序 (7) 2、中断程序 . (8) 3、选手键盘扫描程序. (9) 4、数码管显示程序.12 5、抢答时间设计程序.13 6、延时子程序.13 五、仿真与调试. (14) 抢答器调试结果. (14) 六、结论与心得 (16) 附件 1：电路图 (16) 附件 2：源程序 (17) 附、参考文献? (24)
一、设计任务与要求 以单片机为核心，设计一个8 位竞赛抢答器：同时供8 名选手或8 个代表队比赛，分别用8 个按钮S0～ S7 表示。 设置一个系统清除和抢答控制开关S，开关由主持人控制。 抢答器具有锁存与显示功能。即选手按按钮，锁存相应的编号，并在优先抢答选手 的编号一直保持到主持人将系统清除为止。 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30 秒）。 当主持人启动“开始”键后，定时器进行减计时，同时扬声器发出短暂的声响，声 响持续的时间为左右。 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器 上显示00。 通过键盘改变抢答的时间，原理与闹钟时间的设定相同，将定时时间的变量置为全局 变量后，通过键盘扫描程序使每按下一次按键，时间加1（超过30 时置 0 ）。同时单片机不断进行按键扫描，当参赛选手的按键按下时，用于产生时钟信号的定时计数器停 止计数，同时将选手编号（按键号）和抢答时间分别显示在LED 上。 二、方案设计与论证 方案一：
实验一 八位全加器的设计
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
八路抢答器课程设计
课程设计报告 课程名称：电子技术课程设计 设计题目：八路抢答器 专业： 班级：学号： 学生姓名： 时间： 2014年 10 月 27 日～ 11 月 12 日 ―――――――以下指导教师填写――――― 分项成绩：出勤成品答辩及考核 总成绩：总分成绩 指导教师：
介绍了数码显示八路抢答器电路的组成、设计及功能，电路采用74系列常用集成电路进行设计。该抢答器除具有基本的抢答功能外，还具有定时、计时和报警功能。主持人通过时间预设开关预设供抢答的时间，系统将完成自动倒计时。若在规定的时间内有人抢答，则计时将自动停止；若在规定的时间内无人抢答，则系统中的蜂鸣器将发响，提示主持人本轮抢答无效，实现报警功能，若超过抢答时间则抢答无效。 该抢答器主要运用到了编码器，译码器和锁存器：它采用74LS148来实现抢答器的选号，采用74LS279芯片实现对号码的锁存，采用74LS192实现十进制的减法计数，采用555芯片产生秒脉冲信号来共同实现倒计时功能，采用74LS121单稳态芯片来实现报警信号的输出。 通过课程设计提高和巩固了所学的专业知识，以及知识的综合应用和焊接技术。 关键词: 抢答器编码译码定时报警
进入21世纪越来越来多的电子产品出现在人们的日常生活中，例如企业、学校和电视台等单位常举办各种智力竞赛, 抢答记分器是必要设备。过去在举行的各种竞赛中我们经常看到有抢答的环节，举办方多数采用让选手通过举答题板的方法判断选手的答题权，这在某种程度上会因为主持人的主观误断造成比赛的不公平性。人们于是开始寻求一种能不依人的主观意愿来判断的设备来规范比赛。因此，为了克服这种现象的惯性发生人们利用各种资源和条件设计出很多的抢答器，从最初的简单抢答按钮，到后来的显示选手号的抢答器，再到现在的数显抢答器，其功能在一天的趋于完善不但可以用来倒计时抢答，还兼具报警，计分显示等等功能，有了这些更准确地仪器使得我们的竞赛变得更加精彩纷呈，也使比赛更突显其公平公正的原则。 今天随着科技的不断进步抢答器的制作也更加追求精益求精，人们摆脱了耗费很多元件仅来实现用指示灯和一些电路来实现简单的抢答功能，使第一个抢答的参赛者的编号能通过指示灯显示出来，避免不合理的现象发生。但这种电路不易于扩展，而且当有更高要求是酒无法实现，例如参赛人数的增加。随着数字电路的发展，数字抢答器诞生了，它易于扩展，可靠性好，集成度高，而且费用低，功能更加多样话，是一种高效能的产品。而如今在市场上销售的抢答器大多采用可编程逻辑元器件，或利用单片机技术进行设计，本次设计主要利用常见的74LS系列集成电路芯片和555芯片，并通过划分功能模块进行各个部分的设计，最后完成了八路智力竞赛抢答器的设计。
数字八路抢答器课程设计报告
梧州学院 课程设计论文（2013-2014学年下学期） 课程名称数字电路 论文题目八路数字智力抢答器 系别信息与电子工程学院 专业电子信息工程 班级电本一班 学号000000000000 学生XX 聪明的小强 指导教师xxx 完成时间2015 年7 月
抢答器作为一种工具，已经广泛应用于各种智力和知识竞赛场合。本设计以八路智力竞赛抢答器为基本概念，从实际应用出发, 用数字、模拟电子器件设计具有扩充功能的抢答器。该设计数字抢答器就是利用数字电子技术实现的。主要为了实现抢答、定时、显示、报警功能。其电路由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。当有选手按下按钮时，优先锁存，其他选手在按时无响应，直到主持人按下清零按钮之后，才能开始下一轮的抢答。比较实用。 该数字抢答器可以广泛应用于各种竞赛，确保竞赛的准确，公平。该数字抢答器虽然可以用单片机程序来完成，但繁琐和代价高。而用集成电路设计制作抢答器：方便，价格便宜，还易于扩展。 关键字：编码，译码，555定时器，抢答器
第一章引言 (1) 1.1 设计要求 (1) 1.2 系统概述 (1) 第二章设计方案分析与论证 (3) 2.1 设计方案分析 (3) 2.2 方案的论证与选择 (3) 第三章单元电路设计 (5) 3.1 抢答电路设计 (5) 3.2 定时电路设计 (7) 3.1 时序控制电路设计 ................................................................ (13) 第四章智能抢答器实物制作 (15) 4.1 原理图设计和PCB设计 (15) 4.2 实物焊接及调试 (16) 4.2 实物展示 (17) 第五章测试结果分析与设计体会 (20) 5.1 测试结果与分析 (20) 5.2 设计体会与实验总结 (20) 参考文献 (21) 附录元器件清单 (22)
8位全加器的设计
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
八路抢答器课程设计
电子技术 课程设计 题目：八路抢答器的设计 学院（系): 专业班级：电子132 学生姓名：学生学号：13446413 指导教师： 设计时间：2015年6 月22日 2015年7月15日
电子技术课程设计任务书2 学院电子（怀）132 班同学：
计算机教研室指导教师_
目录 摘要-------------------------------------------------------------------------------------1 1八路抢答器-----------------------------------------------------------------------------------------2 1.1前言------------------------------------------------------------------------------------------------2 1.2八路抢答器功能-----------------------------------------2 2系统的组成及工作原理--------------------------------------2 2.1系统组成框图--------------------------------------------------------------------------------- 3 2.2系统的工作原理------------------------------------------------------------------------------ 3 3电路设计--------------------------------------------------- 4 3.1方案的选择------------------------------------------------------------------------------------ 4 3.1.1方案一---------------------------------------------------------------------------------------4 3.1.2方案二---------------------------------------------------------------------------------------5 3.1.3方案的选择---------------------------------------------------------------------------------5 3.2单元电路的设计------------------------------------------------------------------------------ 5 3.2.1抢答电路的设计---------------------------------------------------------------------------5 3.2.2定时电路的设计-------------------------------------------------------------------------11 3.2.3触发器电路的设计----------------------------------------------------------------------13 3.2.4多谐振荡器电路的设计----------------------------------------------------------------15 3.2.5秒脉冲产生电路的设计----------------------------------------------------------------16 4性能的测试------------------------------------------------17 5体会与总结------------------------------------------------------------------------------------- 18 参考文献-------------------------------------------------------------------------------------------18 附录：元器件列表----------------------------------------------------------------------------- 19
八路抢答器设计(附源程序)
烟台大学单片机课程设计说明书课题：八路抢答器 学生姓名： 学号： 院系：机电汽车工程学院 专业：机械设计制造及其自动化 指导老师： 同组成员： 组长： 2012 年06 月07 日 目录
1 概述 (2) 2设计任务 (2) 3 系统总体方案 (3) 4 硬件设计 (4) 控制系统所需硬件 (4) 硬件原理介绍 (4) 5 软件设计 (7) 软件总体设计 (7) 程序流程图 (8) 6 Proteus软件仿真 (12) Keil软件 (12) 在Proteus软件 (12) 7小结 (14) 8心得体会 (15) 附1：源程序代码 (16) 附2：参考文献 (24) 1 .概述
8路智能抢答器的设计 现如今，各种智力知识竞赛已经成为人们的一种娱乐形式，人们在答题的过程中不仅可以享受到乐趣，还可以学到一些科学知识和生活常识。然而在抢答过程中，单靠视觉是很难判断出哪组最先完成抢答操作。为了辨别哪一组或哪一位选手获得答题权，必须要设计一个智能抢答控制系统——智能抢答器。 抢答器作为一种电子产品，已被人们所熟知并广泛应用于各种智力知识竞赛场合。抢答器在竞赛中有很大用处，通过抢答器的指示灯显示，数码管显示和警示蜂鸣等手段，能准确，公正，直观地判断出第1抢答者并协助比赛的顺利进行。但是，目前使用的抢答器大多数都采用了逻辑电路进行设计，分立元件较多，造成抢答器的成本较高。此外一般抢答器由模拟电路，数字电路或二者结合组成，其智能化程度低，故障率高，显示简单。现代电子技术的发展要求电子电路朝数字化，集成化方向发展，因此设计出全集成电路的多路抢答器是现代电子技术发展的要求。 2 .设计任务 本设计要求学生结合现有的实际条件，以单片机为控制核心，设计一个8路智能抢答器。要求实现的功能如下： 1) 抢答器可同时供8名选手或8个代表队比赛，分别用8个按键S1～S8进行抢答。 2) 主持人可以通过智能抢答器的按键设定每道题的抢答时间和回答时间。 3) 具有清零和非法抢答控制功能，并由主持人操纵，避免选手在主持人说“开始”前提前抢答，违反规则。 4) 当主持人启动“开始抢答键”后，定时器进行减计时，在10s内无人抢答表示所有参赛选手或参赛队对本题弃权，抢答时间耗尽后禁止抢答。 5) 倒计时5s时，如果仍无人抢答，则系统每1s报警一次，用以提示参赛选手。 6) 抢答器具有锁存与显示功能。即选手按下按键，锁存相应选手的参赛号码，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，其他按键者将不能响应，以便公平地选择第一个抢答者。 7) 参赛选手在设定的时间内进行抢答，抢答有效，显示器上显示选手的编号同时进入回答问题的30s倒计时。 8) 倒计时期间，如果主持人想终止倒计时，可以按下“停止”按键，系统
八人抢答器的课程设计
郑州电力职业技术学院毕业生设计 题目：八人抢答器课程设计 系别：电力工程系 专业：供用电技术 班级：09供电三班 学号： 姓名：张华永 设计成绩指导教师赤娜 答辩成绩主答辩教师 综合成绩答辩委员会主任 目录 一引言 (4) 1.1 设计要求 (4) 1.2 功能要求 (4) 1.3 功能介
绍 (4) 二方案设计与论证 (4) 2.1 各部分电路简述 (4) 2.2 设计方案简述 (5) 三系统分析与设计 (5) 3.1 抢答器电路设计与相关元器件 (5) 3.2 定时电路设计与相关元器件 (7) 3.3 报警电路设计与相关元器件 (9) 3.4 时序电路与相关元器件 (9) 3.5 智力抢答器电路原理图 (10)
3.6 元器件清单 (11) 设计总结体会 (13) 参考文献 (14) 摘要 随着电子技术的发展，它在各个领域的应用也越来越广泛。人们对它的认识也逐步加深。人们也利用了电子技术以及相关的知识解决了一些实际问题。如：智能抢答器的设计与制作。抢答器是竞赛问题中一种常用的必备装置，从原理上讲，它是一种典型的数字电路。数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；主持人按开始按钮示意开始，以上两部分组成主体电路。通过定时电路实现计时功能，构成扩展电路。经过布线、焊接、调试等工作后数字抢答器成形。在抢答电路中利用一个优先编码器译出最先抢到答题权的选手的编号并经LED显示器显示出来，同时还要封锁电路以防其他选手再抢答。当选手答题完成后，主持人将系统恢复至零。 关键词：抢答；计时；锁存 一引言 （一）设计要求 1.设计一个智力抢答器,可同时供8名选手或8个代表队参加比赛. 他们的编号分别是1、2、3、4、5、6、7、8，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。
用原理图输入方法设计8位全加器
实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA 软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 （1） 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： （2） 全加器的设计: 全加器原理图如下： 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机 I113co a so b 1 0101 0110001 10 0co so b a not xnor2 and2 I113ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2 u1 b a c co so B co so B h_adder A h_adder A
EDA实验开发系统 ZY11EDA13BE 并口延长线，JTAG延长线 实验的软件环境是： MAX+plus 10.2 4．操作方法与实验步骤 ●按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 ●建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。 5．实验内容及实验数据记录 1．设计半加器： 用原理图输入的方法输入一个半加器的逻辑图，如图所示： 然后在assign里头的device里头根据试验箱的芯片设置Decices，接着就设置输入输出荧脚的输入端和输出端，设置如表1所示： 表1.半加器引脚端口设置 引脚名称设置端口 ain input Pin=45 bin input Pin=46 co output Pin=19 so output Pin=24 然后Save，名称为h_add.gdf，再save & Compile。 结果如图所示：
8位竞赛抢答器课程设计
目录 1. 原理分析（by 张潇） (2) 1.1 设计任务 (2) 1.2 性能指标 (2) 1.3 工作原理 (2) 2. 方案选择（by 张潇） (3) 2.1 方案设定 (3) 2.2 方案比较 (3) 2.3 方案选择 (3) 3. 电路原理图绘制及仿真（by 王倩） (3) 3.1 所需元器件型号及数量 (3) 3.2 电路原理图 (4) 3.3 电路仿真结果 (5) 4. Pcb图绘制（by 朱文广） (5) 4.1 pcb绘制步骤 (5) 4.2 pcb绘制原则 (5) 4.3 8路抢答器pcb图 (7) 5. 综合调试（by 朱文广） (7) 5.1 软件调试 (7) 5.2 硬件调试 (9) 6. 总结（by 王倩） (10) 附录1：电路仿真图 (11) 附录2: 8路抢答器完整程序 (12)
1.1 设计任务 以单片机为核心，设计一个8位竞赛抢答器，同时供8名选手或8个代表队比赛。 设置一个系统清除和抢答控制开关S，开关由主持人控制。 抢答器具有锁存与显示功能。即选手按按钮，锁存相应的编号，并在优先抢答选手的编号一直保持到主持人将系统清除为止。 抢答器具有定时抢答功能，且一次抢答的时间可由主持人设定。 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。 1.2 性能指标 电源电压：直流5V±10% 选手组数：2-8组 初始抢答倒计时：20s 初始回答倒计时：30s 倒计时范围：1-99s可设 倒计时提示时间：最后5s 1.3 工作原理 八路数字抢答器原理框图如图1所示，其工作原理为：接通电源后，主持人未按下开始抢答，抢答器处于禁止状态，数码管显示“----”；主持人宣布“开始”同时按下开始抢答按键，抢答倒计时开始计时，扬声器给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，回答倒计时开始计时、禁止二次抢答、数码管显示抢答选手编号以及回答剩余时间。如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。 图1 八路抢答器原理框图
8位全加器设计
基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：
课程设计 八路抢答器的设计
电子技术课程设计2007-2008-1 系别 班级 姓名 学号
一、题目 八路抢答器：设置8个抢答按钮，另设置1个主持人按钮来清零。主持人清零后，首先抢答人的号码显示出来并保持，直到主持人再次清零，可设置定时抢答，超出规定时间为无效抢答，只要有人抢答，就发出声、光指示。 二、主要技术指标 该抢答器具有倒计时、抢答、报警的功能。 三、方案论证及选择 （一）、设计要求 1、智力竞赛抢答器可同时功8名选手或8个代表队参加比赛他们的编号分别是0、1、 2、 3、 4、 5、 6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7； 2、给节目支持人设置一个控制开关，用来控制系统的清零和抢答的开始； 3、抢答器具有数据锁存和显示功能，抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示，此外，要锁存输入电路，禁止其他选手抢答，优先抢答的选手编号一直保持到主持人将系统清零为止； 4、抢答器具有定时抢答的功能，且一次抢答的时间可由主持人设定，当节目主持人启动“开始”键后，要求定时器立即减计时，
并用显示器显示，同时扬声器发出短暂的声响，声响持续时间 0.5s左右； 5、参赛选手再设定的时间内抢答有效，定时器停止工作，显示 器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零； 6、如果定时抢答的时间已到，却没有选手抢答时，本次抢答无 效，系统短暂报警，并封锁输入电路，禁止选手超时抢答，时间显示器上显示00。 （二）、电路设计 根据设计要求，可以把电路分为三块：定时电路、抢答电路和报警电路。 1、设计要点 定时抢答器的总体框图如图a所示,其工作过程是：接通电源时节目主持人将开关置于“清零”位置，抢答器处于静止工作状态，编号显示器灭灯，定时显示器显示设定的时间，当节目主持人宣布抢答题目后，说一声“抢答开始”，同时将控制开关拨到“开始”位置，扬声器给出声响提示，抢答器处于工作状态，定时器倒计时。当定时时间到，却没有选手抢答，系统报警，并封锁输入电路，禁止选手超时后抢答。当选手在定时时间内按动抢答键时，抢答器要完成以下四项工作： （1）优先编码电路立即分辨出抢答者的编号，并由锁存器进行锁存，然后由译码显示电路显示编码；
基于单片机的八位抢答器课程设计报告
单片机课程设计报告 题目：电子抢答器系统设计 学院：电气信息学院 专业：通信工程 姓名： 学号： 指导老师：孙晓玲 一、设计任务 设计一个八路的电子抢答器系统，实现功能为：可供8个选手使用，可显示30s 倒计时，并可显示出抢到的选手号，并伴有提示音。 要求：(1)设计出硬件电路； (2)设计出软件编程方法，并写出源代码； (3)用PROTEUS进行仿真； 二、方案设计 1.设置一个定时开关，开关按下后开始30s倒计时，在定时开关按下之前进行抢答无效，使用两位数码管显示倒计时。 2.在30s内，等待八个按钮中任意一个按下，按下后使用一位数码管显示按下的选手号，同时蜂鸣器发出响声。 3.一旦有选手按下后，其他选手再按下均无效，同时30s倒计时停止计时，等待复位信号。 三、硬件设计 （一）选用AT89C51单片机芯片 单片机（SCM）是单片微型计算机（Single Chip Microcomputer）的简称。它是把中央处理器CPU、随机存储器RAM、只读存储器ROM、I/O接口电路、定时/计数器以及输入输出适配器都集成在一块芯片上，构成一个完整的微型计算机。它的最大优点是体积小，可放在仪表内部。但存储量小，输入输出适配器简单，功能较低。目前，单片机在民用和工业测控领域得到最广泛的应用，早已深深地融入人们的生活中。 简单的说，用单片机系统来设计抢答器，实现两组的抢答时间即使是相差几微秒，也可分辨出哪组优先答题。
P0端口（P0.0-P0.7）：P0口为一个8位漏级开路双向I/O口，每脚可吸收8TTL门电流。当P1口的管脚第一次写1时，被定义为高阻输入。P0能够用于外部程序数据存储器，它可以被定义为数据/地址的第八位。在FIASH编程时，P0 口作为原码输入口，当FIASH进行校验时，P0输出原码，此时P0外部必须被拉高。 P1端口（P1.0-P1.7）：P1口是一个内部提供上拉电阻的8位双向I/O口，P1口缓冲器能接收输出4TTL门电流。P1口管脚写入1后，被内部上拉为高电平，可用作输入，P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。在FLASH 编程和校验时，P1口作为第八位地址接收。 P2端口（P2.0-P2.7）：P2口为一个内部上拉电阻的8位双向I/O口，P2口缓冲器可接收，输出4个TTL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入时，P2口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。在给出地址“1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。P2口在FLASH编程和校验时接收高八位地址信号和控制信号。P3端口（P3.0-P3.7）： P3口管脚是一个带有内部上拉电阻的8位的双向I/O端口，可接收输出4个TTL 门电流。当P3口写入“1”后，它们被内部上拉为高电平， 并用作输入。作为输入端时，由于外部下拉为低电平，P3口将输出电流（ILL）。（二）关键电路 1.时钟电路 一般选用石英晶体振荡器。此电路在加电大约延迟10ms后振荡器起振,在XTAL2引脚产生幅度为3V左右的正弦波时钟信号,其振荡频率主要由石英晶振的频率确定。电路中两个电容 C1,C2的作用有两个:一是帮助振荡器起振;二是对振荡器的频率进行微调。C1,C2的典型值为30PF。 单片机在工作时,由内部振荡器产生或由外直接输入的送至内部控制逻辑单元的 时钟信号的周期称为时钟周期。其大小是时钟信号频率的倒数,常用fosc表示。如时钟频率为12MHz,即fosc=12MHz,则时钟周期为1/12μs。 2.复位电路 AT89C51的复位由外部的复位电路实现。复位电路通常采用上电自动复位和按钮复位两种方式。本次设计采用按钮复位方式。 单片机的第9脚RST为硬件复位端，只要持续4个机器周期的高电平即可实现复位，硬件复位后的各状态可知寄存器以及存储器的值都恢复到了初始值。 3.数码管显示电路 本次课程设计采用了7SEG-MPX2-CC 的两位7段共阴极数码管，用来显示30s倒计时，和7SEG-MPX1-CC的一位7段共阴极数码管，用来显示抢答中的选手号码。位选端分别与P2口的第七位，第六位以及第零位相接。同时7段数码管线段通过上拉电阻接power，实现数码管的点亮。 4.报警电路 这里能利用程序来控制单片机P3.7口线反复输出高电平或低电平，即在该口线上产生一定频率的矩形波，接上扬声器就能发出一定频率的声音，再利用延时程序控制“高”“低”电平的持续时间，就能改变输出频率，从而改变音调，使扬声器发出不同的声音。 5.按钮输入电路
FPGA 8位全加器的原理图设计
3-8. 在QuartusII中用原理图输入法设计8位全加器 1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin 相接。 3、实验内容及过程： 在D盘下建立一个新的文件夹为ADDER8。 本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8； (1)、用原理图输入法构造1位半加器 打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项Block Diagram/Schematic File（如图4-1所示），按ok按钮后将打开原理图编辑窗口。 (2)建立一个初始原理图。在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。在坐下的Name栏键入输入引脚符号input。然后单击ok按钮。即可将元件调入原理图编辑窗口。 图4-1 图4-2 （3）原理图文件存盘。选择菜单File-Save As，将此原理图文件存于刚才建立的目录D:/ ADDER8/h_adder 中，取文件名为：h_adder.bdf。然后将h_adder.bdf设定为工程，创建工程。 （4）绘制半加器原理图。在工程管理窗口，双击工程名，再次进入原理图编辑窗。双击原理图任何位置，再次弹出4-2的对话框。分别在Name栏键入原件名and2、not、xnor和输出引脚output，并用单击拖动的方法连接电路。然后分别在input和output引脚的PIN NAME上双击使其变为黑色，再用键盘输入各引脚名：a、b、co和so。最后作为本工程的顶层原理设计图如4-3。 图4-3 （5）仿真测试半加器。全程编译后，对此半加器工程进行方针测试，仿真波形如下图所示4-4。
八路抢答器说明书概要
烟台大学 51单片机课程设计说明书课题：八路抢答器 学生姓名：王志林 学号：201056501312 院系：机电汽车工程学院 指导老师：姜风国 同组成员：张凤礼、张体栋、程事业、范光科2013 年 06 月 05 日
目录 1 设计任务 (2) 2 系统总体方案 (2) 3 硬件设计 (3) 3.1 控制系统所需硬件 (3) 3.2 硬件原理介绍 (4) 4 软件设计 (6) 4.1 软件总体设计 (6) 4.2 程序流程图 (7) 5 软件仿真...................................................................................... (9) 5.1 Keil软件 (9) 5.2在Proteus软件 (9) 6小结 (10) 附1：源程序代码 (11) 附2：参考文献 (18)
1 .设计任务 本设计要求学生结合现有的实际条件，以51单片机为控制核心，设计一个8路智能抢答器。要求实现以下功能： 1) 有一主持人和8个参赛队员 2) 当主持人按下抢答按键，参赛队员在10秒内可以抢答，并且抢答器开始倒计时。剩余5秒时，如果仍无人抢答，则系统每1s报警一次。如超出10秒则不能抢答；如抢答成功，则显示抢答队号。 3) 抢答成功则需在60秒内回答完成，如超出时间则抢答无效，显示无效指示。如果60秒完成回答，则抢答成功，显示有效。剩余5秒时，如果仍无人回答，则系统每1s报警一次。 4) 当主持人按下复位键时，系统回到初始状态。 5) 倒计时期间，如果主持人想终止倒计时，可以按下“停止”按键，系统会自动进入准备状态。 主要硬件设备：AT89C51单片机，8输入3态缓冲器/线驱动器74LS244,六反相驱动器7404，共阳极LED数码管等，12MHZ晶振，74LS04反相器，手动开关，按键若干，报警喇叭。 2.系统总体方案 2.1整体方案设计 该智能抢答器以AT89C51单片机为控制核心，控制精度较高，操作误差主要来自晶振自身所造成的误差。其他外围电路包括复位电路，时钟电路，报警电路，LED显示电路，抢答按键等。该智能抢答器具有计时记忆功能，一次时间设置完，复位后不需重新进行时间设定；通过按键扫描输出按键信息，并通过单片机将它转化为在七段数码管上显示的字符型。单片机的P1口为8组抢答按键的输入口，P0.0~P0.6为数码管的段选口，P2.0~P2,2为数码管的片选口。P3.6为报警电路的控制口。智能抢答器的整体方案设计图如下所示。
八人抢答器的课程设计
《数字电子技术基础》课程设计题目：八路抢答器
一、计设计任务及要求： 1.设计多路竞赛抢答器 2.抢答器至少控制6 人抢答； 3.设置一个主持人控制开关，控制抢答器的开始与清零； 4.抢答器具有锁存和显示第一个抢答者的编号，并禁止其他人抢答的功能； 5.具有30 秒倒计时显示抢答的时间控制，时间到禁止所有人抢答； 二、方案设计及论证： 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0～S7表示。设置一个系统清除和抢答控制开关S，该开关由老师控制。抢答器具有锁存与显示功能。 即学生按动按钮，锁存相应的编号，并在LED数码管上显示。学生抢答实行优先锁存，优先抢答学生的编号一直保持到老师将系统清除为止。抢答器具有定时抢答功能，且一次抢答的时间由老师设定（如30秒）。当老师启动"开始"键后，定时器进行减计时。学生在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示学生的编号和抢答的时间，并保持到老师将系统清除为止。如果定时时间已到，无人抢答，本次抢答无效，系统禁止抢答，定时显示器上显示00。 设计方案简述 1.定时抢答器的总体框图如下图所示，它由主体电路和扩展电路两部分组成。 主体电路完成基本的抢答功能，即开始抢答后，当学生按动抢答键时，能显示学生的编号，同时能封锁输入电路，禁止其他选手抢答，扩展电路完成定时抢答的功能。 2.定时抢答器的工作过程是：接通电源时，老师将开关置于“消除”位置，抢 答器处于禁止工作状态，编号显示器灭灯，定时器倒计时，当定时时间到，却没有学生抢答时，系统报警，并封锁输入电路，禁止学生超时后抢答。当学生在定时时间内按动抢答键时，抢答器要完成以下四项工作：优先编码电路立即分辨出抢答者的编号，并由锁存器进行锁存，然后由译码显示电路显示编号；控制电路要对输入编码电路进行封锁，避免其他学生再次进行抢答；控制电路要使定时器停止工作，时间显示器上显示剩余的抢答时间，并保持到老师将系统消零为止，当学生将问题回答完毕，老师操作控制开关，使系统回复到禁止工作状态，以便进行下一轮抢答。