洗衣机控制器课程设计

九江学院

课程设计

课程 EDA技术课程设计

题目洗衣机控制器

院系电子信息学院

专业班级电子信息工程技术

学生姓名张翁生

学生学号 37 指导教师高玉宝

一、设计要求与原理

设计一个洗衣机控制器，要求洗衣机有正转、反转、暂停三种状态。设定洗衣机的工作时间，要洗衣机在工作时间内完成：定时启动 正转20秒 暂停10秒 反转20秒 暂停10秒 定时未到回到“正转20秒 暂停10秒 ……”，定时到则停止，同时发出提示音。

基本要求：

1、设计一个电子定时器，控制洗衣机作如下运转：定时启动 正转20秒 暂停10秒 反转20秒 暂停10秒 定时未到回到“正转20秒 暂停10秒 ……”，定时到则停止；

2、若定时到，则停机发出音响信号；

3、用两个数码管显示洗涤的预置时间（分钟数），按倒计时方式对洗涤过程作计时显示，直到时间到停机；洗涤过程由“开始”信号开始；

4、三只LED 灯表示“正转”、“反转”、“暂停”三个状态。

二、洗衣机的工作过程

首先用电路控制三只LED 显示洗衣机正转、反转、暂停三种状态。然后用电子定时器控制洗衣机设定的工作时间，以及正传和反转运行时间的控制。同时用两个数码管显示洗涤的预置时间（按分钟计数），按倒计时方式对洗涤过程作计时显示，直到时间到停机；洗涤过程由“开始”信号开始；最后定时到则停止，同时用蜂鸣器发出提示音。通过各种开关组成控制电路，使洗衣机实现程序运转。 直至结束为止。

三、各模块图

洗衣机控制电路由定时输入模块，电机输出模块，电机时间控制模块，数字显示电路，倒计时模块以及报警器模块组成。

图一

四、各模块的VHDL 代码与仿真结果

循

环控制电路，使其在三个状态转换

按键控制模块

控制循环时间

数字显示模块

报警电路 定时输入模块

倒计时模块

1、输入定时模块，

此模块是为了实现希望让洗衣机工作多少个分钟，有两个数码管显示工作时间，所以可以不同要求输入要洗衣的时间，可以输入1~59分钟不等时间，人性化控制，与实际的洗衣机工作是一样的。程序如下：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity shuru is

Port ( shu : in std_logic;

hshu: in std_logic;

din : in std_logic;

dout:out std_logic_vector(3 downto 0);

dout1:out std_logic_vector(3 downto 0));

end shuru;

architecture Behavioral of shuru is

signal count: std_logic_vector(3 downto 0);

signal count1: std_logic_vector(3 downto 0);

begin

process(shu,hshu,din)

begin

dout<=count;

dout1<=count1;

if din='0' then

dout<="1111";dout1<="1111";

elsif rising_edge(shu) then

if count="1001" then

count<="0000";

else

count<=count+1;

end if;

end if;

if rising_edge(hshu) then

if count1="0110" then

count1<="0000";

else

count1<=count1+1;

end if;

end if;

end process;

end Behavioral;

仿真波形如下

2、产生1HZ频率的信号

此程序是将学校试验箱上提供的48MHZ的信号分频成1HZ频率的信号，这样可以一秒进行计数，程序很简单，如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

entity fp48M is

port(clk_48MHZ: in std_logic;

clk_1HZ: out std_logic

);

end fp48M;

architecture behav of fp48M is

signal clk_1HZ_r: std_logic;

signal count : std_logic_vector(24 downto 0);

begin

process (clk_48MHZ)

begin

if clk_48MHZ'event and clk_48MHZ='1' then

if count="1011011100011010111111111"then

count<=(others=>'0');

clk_1HZ_r<=not clk_1HZ_r;

else count<=count+1;

clk_1HZ<=clk_1HZ_r;

end if;

end if;

end process;

end behav;

3、提供定时脉冲模块

此模块提供1分钟产生一个高电平和5秒产生一个高电平，这两个脉冲为后面的循环和控制60秒减一分钟有很多的作用，起到后面的链接作用，同时可以根据自己来设置各状态工作时间，这可以和后面的循环控制一起来控制，程序如：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity washmachine is

Port ( clk : in std_logic;

c :out std_logic;

d :out std_logic);

end washmachine;

architecture miao20 of washmachine is

signal count: std_logic_vector(2 downto 0);

signal shi: integer range 0 to 60;

begin

process(clk)

begin

if rising_edge(clk) then

if shi=60 then

shi<=0;c<='1';

else shi<=shi+1;c<='0';

end if;

if count="100" then

count<="000";

d<='1';

else

count<=count+1;

d<='0';

end if;

end if;

end process;

end miao20;

仿真波形如下：

4、循环控制模块

此模块是为了实现能够控制洗衣机正转、反转、暂停的功能，同时也可以和前一模块一起控制各个状态的工作时间。

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity dianji is

Port (

cc :in std_logic;

deng : out std_logic_vector(2 downto 0));

end dianji;

architecture di of dianji is

signal count : std_logic_vector(3 downto 0);

signal deng1 : std_logic_vector(2 downto 0);

begin

deng<=deng1;

process(cc)

begin

if rising_edge(cc) then

if count = "1010" then

count <= "0000";

else

count <= count+1;

end if;

if count="0000" then

deng1<="011";

elsif count="0100" then

deng1<="101";

elsif count="0110" then

deng1<="110";

end if;

end if;

end process;

end di ;

仿真波形如下：

5、分钟的个位控制

根据课程设计要求，把工作状态及工作时间显示出来，按下KEY5键就可以显示工作时间的分钟个位

显示在数码管上，可以根据洗衣不同要求设置同时可以控制分钟的十位时间，当个位分钟为0时下一个分钟个位脉冲过来分钟的十位就减1程序如下：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity fen_l is

Port ( jian : in std_logic;

reset : in std_logic;

din : in std_logic_vector(3 downto 0);

dout : out std_logic_vector(3 downto 0);

c:out std_logic);

end fen_l;

architecture Behave of fen_l is

signal count : std_logic_vector(3 downto 0);

begin

dout <= count;

process(jian,reset,din)

begin

if reset='0'then

count <= din ;

c<='0';

elsif rising_edge(jian) then

if count = "0000" then

count <= "1001";

c<='1';

else

count <= count-1;

c<='0';

end if;

end if;

end process;

end Behave;

仿真波形如下：

6、分钟的十位控制

根据课程设计要求，把工作状态及工作时间显示出来，按下KEY5键就可以显示工作时间的分钟十位

显示在数码管上，可以根据洗衣不同要求设置，这和上面程序相似，当个位分钟为0时下一个分钟个位脉冲过来分钟的十位就减1程序如下：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity fen_h is

Port ( jian : in std_logic;

reset : in std_logic;

din : in std_logic_vector(3 downto 0);

dout : out std_logic_vector(3 downto 0);

c:out std_logic);

end fen_h;

architecture Behave of fen_h is

signal count : std_logic_vector(3 downto 0);

begin

dout <= count;

process(jian,reset,din)

begin

if reset='0'then

count <= din ;

c<='0';

elsif rising_edge(jian) then

if count = "0000" then

count <= "1001";

c<='1';

else

count <= count-1;

c<='0';

end if;

end if;

end process;

end Behave;

7、数码管显示模块

此模块是显示要洗衣的时间，这个时间是可以在前面的控制模块控制的，安下KEY5键就可以显示时间。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_Arith.ALL;

USE IEEE.STD_LOGIC_Unsigned.ALL;

ENTITY xianshi_led IS

clk_2k: IN STD_LOGIC;

d: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --输入要显示的数据

dig: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --数码管选择输出引脚

seg: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --数码管段输出引脚

);

END ENTITY;

ARCHITECTURE one OF xianshi_led IS

SIGNAL seg_r: STD_LOGIC_VECTOR(7 DOWNTO 0); --定义数码管输出寄存器SIGNAL dig_r: STD_LOGIC_VECTOR(7 DOWNTO 0); --定义数码管选择输出寄存器SIGNAL disp_dat: STD_LOGIC_VECTOR(3 DOWNTO 0); --定义显示数据寄存器SIGNAL count: STD_LOGIC_VECTOR(2 DOWNTO 0); --定义计数寄存器

BEGIN

dig<=dig_r;

seg<=seg_r;

PROCESS(clk_2k)

BEGIN

IF RISING_EDGE(clk_2k) THEN

count<=count+1;

END IF;

END PROCESS;

PROCESS(clk_2k)

BEGIN

IF RISING_EDGE(clk_2k) THEN

CASE count IS

WHEN "000"=> disp_dat<=d(7 DOWNTO 4); --第一个数码管

WHEN "001"=> disp_dat<=d(3 DOWNTO 0); --第二个数码管

when others=>null;

END CASE;

CASE count IS --选择数码管显示位

WHEN "000"=> dig_r<="01111111"; --选择第一个数码管显示

WHEN "001"=> dig_r<="10111111"; --选择第二个数码管显示

when others=>null;

END CASE;

END IF;

END PROCESS;

PROCESS(disp_dat)

CASE disp_dat IS

WHEN X"0"=> seg_r<=X"c0";--显示0

WHEN X"1"=> seg_r<=X"f9";--显示1

WHEN X"2"=> seg_r<=X"a4";--显示2

WHEN X"3"=> seg_r<=X"b0";--显示3

WHEN X"4"=> seg_r<=X"99";--显示4

WHEN X"5"=> seg_r<=X"92";--显示5

WHEN X"6"=> seg_r<=X"82";--显示6

WHEN X"7"=> seg_r<=X"f8";--显示7

WHEN X"8"=> seg_r<=X"80";--显示8

WHEN X"9"=> seg_r<=X"90";--显示9

WHEN X"a"=> seg_r<=X"88";--显示a

WHEN X"b"=> seg_r<=X"83";--显示b

WHEN X"c"=> seg_r<=X"c6";--显示c

WHEN X"d"=> seg_r<=X"a1";--显示d

WHEN X"e"=> seg_r<=X"86";--显示e

WHEN X"f"=> seg_r<=X"8e";--显示f

END CASE;

END PROCESS;

END;

8、提供数码管工作频率模块

由于数码管要工作在2KHZ的频率信号下有所需要将试验箱48MHZ的信号分频分频成2KHZ，此程序和产生1HZ是一样的程序如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

entity fp2k is

port(clk_48MHZ: in std_logic;

clk_2KHZ: out std_logic

);

end fp2k;

architecture behav of fp2k is

signal clk_2KHZ_r: std_logic;

signal count : std_logic_vector(14 downto 0);

begin

process (clk_48MHZ)

begin

if clk_48MHZ'event and clk_48MHZ='1' then

if count="10111011011111"then

count<=(others=>'0');

clk_2KHZ_r<=not clk_2KHZ_r;

else count<=count+1;

clk_2KHZ<=clk_2KHZ_r;

end if;

end if;

end process;

end behav;

五、将各个模块连接及其目标器件选择

将各个模块的VHDL语言生产原理图模块器件，将各个模块连接如下图：

P IN_C13

VCC key1_in INPUT

P IN_D13

VCC key2_in INPUT

P IN_P1

VCC key4_in INPUT

P IN_N2

VCC

clk_48M_in INPUT

P IN_AD13

VCC

key5_in INPUT

P IN_P18

G_IN

OUTPUT

P IN_P7

P IN_P9

P IN_R5

led_out[2..0]

OUTPUT

P IN_L6

P IN_K5

P IN_G3

P IN_J4

P IN_J3

P IN_K4

P IN_L3

P IN_M4

dig[7..0]

OUTPUT

P IN_J8

P IN_M3

P IN_K6

P IN_J6

P IN_U10

P IN_N9

P IN_L10

P IN_L9

seg[7..0]

OUTPUT

clk c

d

washmachine

inst4

shu

hshu

din

dout[3..0]

dout1[3..0]

shuru

inst7

clk_48MHZ clk_1HZ

f p48M

inst11

cc deng[2..0]

dianji

inst12

clk_2k

d[7..0]

dig[7..0]

seg[7..0]

xianshi_led

inst

clk_48MHZ clk_2KHZ

f p2k

inst3

d[3..0]

d[7..0]

d[7..4]

jian

reset

din[3..0]

dout[3..0]

c

f en_l

inst1

jian

reset

din[3..0]

dout[3..0]

c

f en_h

inst2

六、实训总结

这次EDA课程设计虽然只有一个星期但是还是学到了很多东西，老师给我们很多的题目让我们自己选择一个做，我先看了下那几个题目，感觉自己可以尝试做几个，虽然老师说要我们去网上查资料看看网上是怎么写的，但是我还是自己写程序，一开始我做了拔河机，用了大概一天时间把程序写完，但是在试验箱上却不能完全实现，经过多次的修改，功能实现还是有点欠缺；之后我又做了交通灯和洗衣机（洗衣机做了两个版本），在实现功能上交通灯还是有点欠缺，就是一个方向的绿灯和黄灯在最后5秒不能切换，这个问题我请教过老师，老师给出了些建议，最后的洗衣机做了两个版本，就是在控制三个状态转换上有点不同，一个是一个模块完成的，另外一个是有两个20秒倒计时和10秒倒计时时完成，这两个思维都在实验上看到结果和预计的是一样的。

通过和老师的交流我认识到自己的不足，虽然这次课程设计我做出了几个设，但是还是有很多的不足，就拿数码管来说吧，其中的管脚DIG和SEG我就没有明白是什么意思，所以在和老师的交流过程中我意识到自己的硬件知识不足，以后要在这方面多努力。

这次课程设计激起我对EDA更多的兴趣，在以后的一定会投入更多的时间去学习。

这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各

种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。