锁相环PLL设计调试小结

锁相环设计调试小结

一、系统框图

二、锁相环基础知识及所用芯片资料（摘录）

（一）、并行输入 PLL （锁相环）频率合成器MC145152-2

MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.

10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器

(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。 MC145152 的功能：

* 借助于 CMOS 技术而取得的低功耗。

* 电源电压范围 3~9V 。

* 锁相检测信号。

* 在片或离片参考振荡器工作。

* 双模并行编程。

* N 范围 =3~1023,A 范围 =0~63。

*

用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。

鉴相器

MC145152 环路滤波器 LPF

压控振荡器 MC1648

分频器

MC12017

频率输出

引脚说明：

N0-N9 （11-20 ）：÷ N 计数器的编程输入端。当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。N0 为最低位，N9 为最高位。上拉电阻保证输入端在断开时停留在逻辑“ 1 ”，而只需一个SPST 单掷开关将数据改变到逻辑“ 0 ”状态。

A0-A5(23，21，22，24，25，10)：÷ A 计数器的编程输入端。这些 A 输入决定了 fin 的时钟周期数，它使 MC 输出端上出现所需的逻辑电平(见双模前置分频器)。A输入都有内部上拉电阻，足以保证所有输入端在断开时保持逻辑“1”。

OSCin,OSCout(27,26)：参考振荡器输入/输出端。当这些引脚和一个外部并联谐振晶体相连时，便组成了一个在片参考振荡器。但在OSCin 和 OSCout 连至地之间应接上适当数值的调频电容（一般为 15pF 左右）。 OSCin 也可作为外部参考信号的输入端。该信号一般是以交流方式耦合到 OSCin ；但是对于振幅较强的信号（标准 CMOS 逻辑电平），直流耦合也是可适用的。在外接参考模式中，OSCout 不需要任何连接。

LD(28)：锁定检测器信号输出端。当环路处于锁定状态时，输出信号为高电平（即 fv和fr 为同相且同频）；当环路处于失锁状态时输出为低电平。

ΦR和ΦV（7、8）：相位检测器输出端。PD 的输出引脚可在外部组合成环路的误差信号。设频率 fv 大于 fr 或 fv 相位超前，则ΦV 为低脉冲而ΦR 基本上保持高位;设频率 fv 小于 fr 或 fv 相位滞后，则ΦR 为低脉冲而ΦV 基本上保持高位;设频率 fv=fr 并且二者同相那么除了在极短时间内ΦV 和ΦR 为同相低脉冲，二者同时保持高位。

Fin(1)：÷ N 计数器和÷ A 计数器频率输入端。 fin 一般从双模前置分频器引出而以交流方式与本器件耦合。对于振幅较强的信号（标准 CMOS 逻辑电平），直流耦合也是可以的。

Vdd（ 3 ）：电源正极。其电压范围 +3V~+9V （相对于 Vcc ）。

Vss（ 2 ）：通常接地即电源负极。

RA0-RA2 （ 4-6 ）：基准分频器地址码输入端。用于选择基准分频器的分频比。通过对

12X8ROM 参考译码器和 12 比特÷ R 计数器进行编程，产生参考频率 fr。分频比有 8 种，其对应关系如下表所示。

MC（9）：模式控制端，输出的模式控制信号加到双模前置分频器即可实现模式变换。当 MC 为“ 0 ”时，双模前置分频器的分频比为 P+1 ，而当 MC 为“ 1 ”时，双模前置分频器的分频比为 P 。在计数周期的初期， MC 的电平将变成低，并继续保持低位，一直到÷ A 计数器从其编程值开始往下计数为止。在这一时刻，MC 升高并继续保持高位，一直到÷ N 计数器从其编程值起把剩余的数计完为止（即÷ N 计数器从÷ A 计数器计完后开始往下计数，此时计数值为 N-A ），然后 MC 重新调到低位，而计数器分别调回到它们的编程值，于是这一过程将重复出现。这一过程为编程总除数所提供的值为 N T =N*P+A ，式中 P 和 P+1分别对应于高和低电平的双模前置分频器的除数， N 和 A 分别表示按程序编入÷ N 和÷ A 计数器中的数。

（二）、双模前置分频器

双模前置分频器技术为频率合成器在高频时得到高度操作性能的一种方法。此方法能把低频编程计数器当作速度可达几百兆赫的高频可编程计数器使用。这种可能性还不致损害系统的分辨率和性能，而其结果等效于前置分频器应用了一个固定（单模）分频器。

在双模前置分频器中低速分频器必须单独配置，为了所需时间长短，必须应用特殊的控制逻辑来选择除数P或 P+1 。Motorola 的双模频率合成器就具有这一特点，因此它可以和不同类别的双模前置分频器一起使用。而允许使速度、复杂度和价值修整的系统的要求。前置分频器的除数 P 和 P+1 位于÷3/ ÷4 到÷128/÷129 的范围，它可用绝大多数的频率合成器来控制。

在这里介绍 MC12017 双模前置分频器：MC12017 是一个具有 8 引脚双列直插集成电路，工作电压从 4.5V 到 9.5V,工作频率最高为 225MHZ ，其输入/输出信号与 CMOS 电平兼容，如把引脚 2 和3 相接时可与TTL电平兼容，具有低功耗模式。

为了使系统能最大限度地发挥其频率能力，在经过每一组 P 或 P+1 输入循环后，双模前置分频器的输入将从低变高。当模式控制线为高时，前置分频器用 P 除，当其模控制线为低时，则用 P+1 去除。

( 三 )、压控振荡器 VCO

在这里介绍 MC1648压控振荡器，它是一个14引脚双列直插集成电路，工作电压为

0-+7V，工作频率可达1100MHZ。

三、调试过程

1.MC12017分频器的调试

按电路接好电路（就按此图接，但按芯片资料，7、8脚还应分别接一个104的瓷片电容，也要接上！）

1(用于接MC)脚接高电平（+5V），5脚信号输入64MHz信号（幅度0.5Vpp），观察2、3脚（2、3脚接在一起）输出，应该为输入信号的1/64，即2MHz。说明芯片工作正常。2.MC145152鉴相器的调试

2.1调准晶振。

按照电路图接好电路，调节晶振输入端可调电容，使晶振谐振在标称的频率，我们用的2.048MHz的晶振，一边输入端为30pF电容，另一端为30pF可调电容。调整可调电容，使晶振最接近2.048MHz。实际测试，一边2.048MHz，另一边2.04806MHz。

2.2芯片测试

就以64MHz为例

设置参考频率。所用晶振2.048，设置R0~R2为111，即2048分频，得到1KHz参考频率fr。计算A、N的值。（除以的64是因为所用的MC12017的分频比P = 64）

N =（f0/fr-A）/P

设A为0,

N =（64MHz/1KHz）/64 = 1000 = 1111101000

A = f0/fr-N*P

A = 64MHz/1KHz – 1000*64 = 0 = 000000

对于R、A、N，每一位数据，0表示接地；1浮空即可，芯片内部自动置为高电平，万用表可测。

64MHz信号输入分频器的信号输入端5脚，分频器输出2、3脚接鉴相器MC145152的信号输入端1脚。

输入信号fin从63MHz变化到65MHz，观察到：

fin > 64MHz 7脚高电平，8脚占空比不断变化的方波（可能变化很快）

fin < 64MHz 8脚高电平，7脚占空比不断变化的方波.

28脚，锁定指示，串一个1K的电阻，再接LED。

9脚接分频器MC12017的MC（1脚），用于控制分频比。

MC145152连接图

3.环路滤波器的设计

截止频率1KHz的滤波器设计如下：

图1-1-5 环路滤波器 计算过程（摘录）：

运放芯片OP27构成了有源比例积分滤波器。在设计时首先选择合适的电容C ，然后，再根据ωn 、N 、Kv 、Kd 和ξ计算R1和R2的值。

)/(2)

/(221C R C N K K R n n d V ωξω=?= 式中，Kv 为压控振荡器电调灵敏度（rad ／sV ）；Kd 为比相器灵敏度，Kd ＝VDD ／2π，

VDD 是运放的工作电压（VDD ＝5V ），Kd 单位取V ／rad ；N 为总分频次数；ξ为锁相环路的阻尼系数，ξ的合适取值范围是在0.5～1.0之间，通常选择最佳起始点ξ＝0.707；ωn 为环路自然谐振角频率，ωn 值的选择将直接影响环路滤波特性和捕捉时间，为了保证环路对噪声有较好的抑制，ωn 应该远小于鉴相频率ωd ，通常可按式(3)选择ωn ＝ωd ／(30～1000)。当噪声来源于参考频率和分频器时，ωn 可以选择得小些；当噪声来源于压控振荡器时，ωn 可选择得大些。

具体计算如下：

Kd ＝VDD ／（2π）＝5／（2π）＝0.796V ／rad ，

N=30MHz/100KHz=300 Ω

=???==Ω=?????===?==?===--k C R k C N K K R F C sV rad K s

rad kHz f n n d v v R n 2.2)1016280/(707.02)/(27.6)6280101300(/

104796.0)/(,1.0,

/104/628050/5028.650/2707

.072277217ωξωμπωξ则

选择

故：R1选用6.8K Ω电阻，R2选用2.2K Ω电阻。在实际调试过程中我们对电阻值做了微调，使其性能达到最好。

注：用LM358或OP27均可，参数一样，效果也一样。

如果电路没接错，芯片没有坏的话，出来直流电平11v 左右，示波器观察（直流耦合），有1KHz 左右纹波，属正常现象。（在前面基础上测试，信号fin 从分频器输入，经过鉴相器MC145152，输入到环路滤波器，观察出来的信号，若观察不到信号，fin 从63MHz 变化到65MHz ，应该能观察到纹波信号）。

调试记录：

fin < 64MHz 时，即欠锁定状态，滤波器输出为一均方根值变化的直流电平，有纹波。

fin > 64MHz时，即过锁定状态，滤波器输出为零电平。

4.压控振荡器Vco的调试

根据所需频率，计算选取合适的电感L。

芯片上电，观察3脚波形。如果波形不太好，调整电感的大小，或者在变容二极管上加上12V的偏置电平。波形不好可能是谐振Q值太低，至少Q值100以上。偏置电压，低波形也不太好，一般偏置电压加到12V波形不太好就应该考虑调整LC谐振的问题了。

加偏置电平处

调试注意事项：

调试重难点与应对技巧：

PLL的设计，鉴相器MC145152和分频器MC12017的调试都不是问题。关键在于环路滤波器的设计和压控震荡器的设计调试。

锁相环锁定的频率范围是有限的，也就是滤波器输出电压的变化范围是有限的。环路滤波器的输出电平均方根值变化范围为△V，在△V的范围内，压控振荡器的频率变化范围为f1~f2，需要的频率f0在f1、f2之间都是能够锁定的。如何得到实际的f1~f2变化范围呢？

技巧如下：假设我们要锁定64MHz。根据计算求出合适的N、A，设置好MC145152，让它锁定64MHz。断开压控振荡器与分频器的连接，即让分频器的输入信号外接。用函数发生器产生63MHz信号（低于设定频率），幅度不能太大，1Vpp左右，输入分频器，然后经过鉴相器MC145152，再经过环路滤波器，来控制压控振荡器，观察压控振荡器的输出，记下振荡频率最低值f1，最高值f2。取f0在f1、f2之间，根据f0重新计算N、A，设置好MC145152。将压控振荡器接入电路，用示波器观察，可以看到频率锁定在f0，上下变化很小，只有最后一位数字变化，完成锁定。

原理：当实际输入频率f比设定频率fr低时，MC145152的7脚输出占空比不断变化的方波（占空比从最低升到最高，然后又从最低开始升到最高，周而复始），8脚输出高电平稳定不变。经过环路滤波器后，表现为输出电平均方根值不断从最低升到最高，对应的压控振荡器的振荡频率也会从最低到最高变化，这就是压控振荡器实际的振荡频率范围，只有设定的频率值在此范围内时才能被锁定。当实际输入频率f比设定频率fr高时，MC145152的7、8脚输出刚好相反，这时经环路滤波器后，输出一直为低电平。所以MC145152的输出7、8脚与环路滤波器一定不能接反，否则不可能锁定。

技术支持：黄亚洲杨磊

整理By 西伯利亚的风

2009-7-17