拔河游戏机报告

短学期课程设计报告

设计名称：电子技术课程设计

设计题目：拔河游戏机电路

院（系）：信息科学与技术学院

年级： 2014级

组号：第11组

指导教师：陈星

西南交通大学

2016年7月

小组成员及内容分工

学号2014112245 姓名陈伟年级2014 专业班级物联一班

完成的主要内容1.完成代码程序编写

2.组织每日项目进度安排与总结

3.对每日的工作进行汇总

4.设计所显示的图案

学号2014112245 姓名陈伟年级2014 专业班级物联一班

完成的主要内容1.PCB板的设计

2.原理图的设计

3.检查电路原理图的准确性

4.对电路进行调试和更正

学号2014112245 姓名陈伟年级2014 专业班级物联一班

完成的主要内容1.对电路的调试和更正

2.完成PCB板的打孔

3.完成元器件的焊接

4.撰写实习报告

目录

一、绪论 (3)

1.1设计目的 (3)

1.2 设计要求 (3)

二、方案设计 (3)

2.1概论设计 (3)

2.2各子系统模块 (4)

2.3使用器件说明 (5)

三、详细设计 (5)

3.1主程序 (5)

3.2各功能与算法 (6)

3.3引脚锁定 (10)

3.4原理图及PCB绘制 (10)

四、测试及使用说明 (11)

4.1测试步骤 (11)

4.2实验结果 (11)

五、结论 (13)

六、实习总结 (13)

附录 (14)

1、电路原理图 (14)

2、PCB板图 (15)

3.verilog代码 (15)

一、绪论

1.1设计目的

通过设计一个简易拔河比赛游戏机。

a．熟练掌握EDA软件QUARTUS II的使用方法；

b能利用EDA软件QUARTUS II进行一个电子技术综合问题的设计；

c．掌握FPGA系统各种外围接口的灵活运用,培养实验的仿真及下载技能；d．掌握按键分配、CLOCK调用、LED数码管等外围接口的Verilog HDL语言编程；

e．通过软件编程和仿真理解并体会VHDL语言的常用编写语言和语法规；f．培养分析、寻找和排除电子电路中常见故障的能力

1.2 设计要求

1. 设计一个模拟拔河游戏机比赛的逻辑电路。

2. 电路使用15个电平指示灯排成一排，开机后只有中间一个点亮，以此作

为拔河的中心线。

3. 比赛双方各持一个按键，迅速不断的按动产生脉冲，谁按得快，亮点向

谁方向移动。每按一次，亮点移动一次。

4. 移动到任何一方终端指示灯点亮，这一方得胜，此时双方按键均无作用，

输出保持，只有经裁判按动复位后，恢复到中心线。

5. 两个数码管显示比分，在比赛结束时会有音乐播放，根据不同的获胜方，会有不同的音乐播放。

注：本拔河游戏设计为三局两胜制，但必须比赛三局。

二、方案设计

2.1概论设计

1．由于拔河游戏机是通过按键输入快慢来判断胜负的，在按按键的同时由于按键自身机械原因会产生许多不必要的抖动，这种抖动会引起一系列不必要的误差，所以我们在玩家1、2的输入端都加上了消除按键抖动的模块，让游戏更具

有公平性。

2．设计一个分频器，用来对比赛信号的输出频率进行控制。可以这样理解：我要怎样认为参赛一方获得了暂时的领先优势呢，答案是我可以设计参赛方按键若干次后才认为亮点向它那方移动一次。这样可以更真实的反应比赛过程。这个设想我通过分频器来实现。当然，老师给出的要求是领先按一次就认为亮点移动一次，我就可以直接把我的分频器改为不变分频，这样只需在分频程序里改动一点数据即可，也容易做到。为了硬件验证的简单同时兼顾程序的可扩展性，我这里的分频器以三分频来设计。即先设计一个三分频器。 3．设计一个四位16进制计数器。

4．设计胜利次数统计和显示的模块。这一模块由计数器和译码器两个部分组成，其实就是之前我们做的七段数码管显示。该部分里的计数器的使能端始终保持‘1’，而把复位键作为胜利次数显示的复位键。 5．子模块设计完后进行整体组合

音乐模块控制模块

LED 灯模块

数码管模

块

按键消抖

模块

分频模块50MHz

频率4

频率1

频率2

频率3

频率5

2.2各子系统模块

分频模块：分频模块将系统50MHz 频率进行分频，得到10kHz 和25Hz 的频率，10kHz 频率用于数码管的动态扫描，25Hz 的频率用于对按键和复位的时序控制。

控制模块：控制模块共有四个输入，其中K1，K2代表两个拔河的用户，K3，K4分别用于游戏复位控制和分数清零控制。

LED灯模块：此模块由15个LED灯组成，代表拔河的绳子，开始时最中间的红色LED灯亮，当哪一方按键更快时就往哪个方向运动。

数码管模块：数码管用于显示比赛双方的比分，复位后为0:0。

音乐模块：音乐模块储存了两首歌，《粉刷匠》和《康定情歌》，在某一方获胜时会播放对应的歌曲。

消抖模块：用于对按键的消抖。

2.3使用器件说明

15个LED灯，一个两位数码管，一个三极管，一个蜂鸣器，四个开关，电阻若干，FPGA板一块。

三、详细设计

3.1主程序

顶层通过对各个子模块的调用，构成一个完整功能的电路。

module baheyouxiji(k1, k2, rst, nrst,_50MHz,led,segout,wx,beep);

input _50MHz,k1,k2,rst,nrst;

output[14:0] led;

output [1:0] wx;

output[6:0] segout;

output beep;

wire _25HzOut,_10000HzOut,key1,key2;

wire[1:0] left,right;

wire[3:0] q;

fpq(_10000HzOut,_25HzOut,_50MHz);//调用分频模块

xiaodou(k1, k2, _25HzOut,key1,key2);//调用消抖模块

bahe(k1, k2, rst, nrst, _25HzOut, q, left, right);//调用控制模块

led(q,_25HzOut, led);//调用LED灯显示模块

shumaguan(left, right, _10000HzOut, segout, wx);//调用数码管显示模块

yinyue (_50MHz,left,right,beep);// 调用音乐播放模块

endmodule

3.2各功能与算法

a.控制模块

代码见附录

输入拔河双方的按键k1,k2、游戏复位rst和分数复位nrst以及25Hz的时钟信号，

输出Q，左边分数left和右边分数right

b.LED灯显示模块

代码见附录

用25Hz的频率作为LED灯的时序控制。中间变量Q代表了灯左移或者右移了多少位置，运用译码算法对Q进行译码，得到LED灯的显示。输出15LED接到相应的LED控制位上。

c.数码管模块

代码见附录

输入左边分数left和右边分数right，10kHz，输出七段数码管segout和位选信号wx。

d.音乐模块

根据各个音调对应的频率，将简谱转化为为相应的频率就可以输出音乐了。State 代表的是有多少个音符（以四分符为单位一）。输入系统时钟信号，左边比分left 和右边比分right。当左边分数加上右边分数为3时，音乐开始播放。

e.分频模块

分频器设计的原理和思想其实就是一个计数器，只是把进位端作为分频输出端，而把其他不需要的端口设计省略。计数周期由程序内预置的计数上限来自由控制。

f.消抖模块

消抖模块的设计主要是为了处理由于按键自身的条件在按下或者是松开时会产生的抖动而设计的，这样可以让游戏更公平合理。经查阅资料得，每当人按下或者松开按键时，程序中每次下降沿都会产生一次检测，如果连续两次都检测到按键已被按下，则确定该按键按下有效，产生一个输出波形，供给后面模块使用。

3.3引脚锁定

3.4原理图及PCB绘制

a.原理图绘制

在绘制原理中发现芯片有多个GND引脚，在询问老师之后，明白了最好是将它们接在一起。其中芯片的VP引脚，一开始也搞不懂是什么。在老师的讲解下，明白了是板子电源的输入端，并且推荐使用9V。

b.PCB的绘制

遵照着教程进行元件的导入、元件位置的确定以及交互式排线。

因为开始的时候，原理图并没有完全确定，所以元件是分批次导入的。第一次导入了90%以上的元器件，最后修改的芯片以及电源通过再次更新进入PCB版图。虑的因素有很多。比如整块电路板的供电与散热，比如铜线的长短与粗细，再比如布线的美观等等。首要的任务就是布线一定要正确，该联通的要联通，其次，要尽量美观，走线尽量是水平和竖直的，也是为了能更好地布线，防止斜着布线时走线过于混乱，最终出现布线不通的情况。

由于是第一次进行布线，再加上时间比较紧急，所以布线的时候，没有特别注意美观这一层面的要求，主要是考虑了布线的正确性以及联通性。

为了符合实验室制作板子的要求，将信号线宽设置为0.8mm，而焊盘内径设置为0.8mm或者1.0mm。

四、测试及使用说明

4.1测试步骤

a.先在quartus上进行仿真测试，测试各个模块对应功能的是否能够实现。

b.在quartus上编译通过后锁定引脚，下载到开发板上，测试整个系统的完整性。

4.2实验结果

在quartus上进行仿真测试后，下载到开发板上进行验证。并得到了预期的结果。测试结果如下图：

五、结论

各个模块工作正常，将模块整合后，整个系统也能够正常的工作，测试结果符合设计的要求。

六、实习总结

经过本次实验的训练，让我对一个电子产品从功能要求，逻辑设计，电路原理图设计，PCB设计，电路焊接，电路调试的全过程有了一个清晰的把握与认识。这次实习让我清楚了一个完整的器件，从功能的提出、功能的设计、功能的调试，最后转化为实际的东西。而不仅仅是书上的一些图片。同时也让我对数字电路有了更加深刻的理解，以前不太明白的时序，以及对软件的不熟悉在这次实习中都得到了极大的提升。也发现自己在动手能力方面的不足，比如在焊接的时候，总是焊得不理想，不容易达到标准的要求。这方面还需要提升。

附录

1、电路原理图

2、PCB板图

1.

3.verilog代码

拔河模块

module bahe(k1, k2, rst, nrst, _25H, q, left, right);

input k1; //

input k2; //

input rst; //???o¨??a¨o???????????¨1

input nrst; //???¤???¨￠??????¨1

input _25H; //

output [3:0] q; //???o¨?led??¨o?¨o?3?

output [1:0] left; //?á¨??à??¤?¨oy¨oy??1¨1¨o?3?

output [1:0] right; //¨?¨°?à??¤?¨oy¨oy??1¨1¨o?3?

reg [3:0]q;

reg n;

reg [1:0]left,right; //reg????????

always @(negedge rst or posedge _25H or negedge nrst)

begin

if(~rst) begin q=7;n=1;end //q,led???D|ì? n¨o1?¨1?a else if(~nrst) begin left=0;right=0;end //???¤???¨￠?

else if(n) //?D??¨o1?¨1¨o??¤??a?ê?

begin

if((left+right)==3)

n=0;

else

begin

case({k1,k2}) // ?????¨1?á¨|

2'b01: q=q+1; /// led?¨°¨?¨°¨°?¨°???

2'b10: q=q-1; //// led?¨°?á¨?¨°?¨°???

default: q=q; /// ?à?ê3?

endcase //

case(q)

4'b0000:begin n=0;left=left+1;end //?á¨?+1?¤??ê?n¨o1?¨11?

4'b1110:begin n=0;right=right+1;end //¨?¨°+1?¤??ê?n¨o1?¨11?

default:n<=n; //?à?ê3?

endcase

end

end

end

endmodule

拔河灯显示

module led(q, _25HzOut, led);

input [3:0] q;

input _25HzOut;

output [14:0] led;

reg [14:0] led;

always@(posedge _25HzOut)

case(q)

4'd0:led=15'b000000000000001;

4'd1:led=15'b000000000000010;

4'd2:led=15'b000000000000100;

4'd3:led=15'b000000000001000;

4'd4:led=15'b000000000010000;

4'd5:led=15'b000000000100000;

4'd6:led=15'b000000001000000;

4'd7:led=15'b000000010000000; // 中点

4'd8:led=15'b000000100000000;

4'd9:led=15'b000001000000000;

4'd10:led=15'b000010000000000;

4'd11:led=15'b000100000000000;

4'd12:led=15'b001000000000000;

4'd13:led=15'b010000000000000;

4'd14:led=15'b100000000000000;

default:led<=led;

endcase

endmodule

比赛分数显示模块

module shumaguan(left, right, _10000H, segout, wx);

input [1:0] left;

input [1:0] right;

input _10000H;

output [6:0] segout; //êy??1üê?3?

output [1:0] wx;

reg [1:0] wx;

reg[7:0] count;

reg [6:0] segout;

reg [1:0] seg_in;

always@(posedge _10000H)

if(count==3)

count<=0;

else

begin

case(count)

2'b00:begin seg_in<=left;wx<=2'b01;count=count+1;end

2'b10:begin seg_in<=right;wx<=2'b10;count=count+1;end

default:count=count+1;

endcase

end

always@(seg_in)

case(seg_in) //g f e d c b a//

2'd0:segout<=7'b0111111; //0

2'd1:segout<=7'b0000110; //1

2'd2:segout<=7'b1011011; //2

2'd3:segout<=7'b1001111; //3

default:segout<=segout;

endcase

endmodule

消抖模块

module xiaodou(key1, key2, _25H,k1, k2);

input key1; //// 按键1

input key2; //// 按键2

input _25H; //脉冲25Hz

output k1;

output k2;

assign k1=(a1|a2|a3); ////

assign k2=(b1|b2|b3); //// 采用3个或门消抖

reg a1,a2,a3,b1,b2,b3;

always @(posedge _25H)

begin

a1<=key1;a2<=a1;a3<=a2;

b1<=key2;b2<=b1;b3<=b2;

end

endmodule

音乐播放模块

module yinyue (sys_clk,left,right,beep);

input sys_clk; //?μí3ê±?ó48MHz input [1:0]left;

input [1:0]right;

output beep; //·??ù?÷ê?3???

reg beep_r; //??′??÷

reg [7:0] state1;

reg [7:0] state2; //à??××′ì??ú

reg [15:0] count;

reg [15:0] count_end;

reg [23:0] count1;

//à??×2?êy:D=F/2K

parameter

L_5 = 16'd63775, //μíò?5

L_6 = 16'd56818, //μíò?6

M_1 = 16'd47801, //?Dò?1

M_2 = 16'd42589, //?Dò?2

M_3 = 16'd37936, //?Dò?3

M_5 = 16'd31887, //?Dò?5

M_6 = 16'd28409,

M_7 = 16'd25303, //?Dò?6

H_1 = 16'd23900,

H_2 = 16'd21276,

H_3 = 16'd18968,

H_4 = 16'd17895,

H_5 = 16'd15943,