数字电路的FPGA设计与实现基础篇

数字电路的FPGA设计与实现基础篇杨凡，邮箱lvfanzai@https://www.360docs.net/doc/7f12001912.html, MSN:lvfanzai@https://www.360docs.net/doc/7f12001912.html,

大家给点意见～～有助于我进一步的学习！谢谢！

2、基础篇：

2.1 组合逻辑：

2.1.1 三态门（总线）

三态门有：bufif0,bufif1,notif0,notif1。

总线是运算部件之间数据流通的公共通道，在硬线逻辑构成的运算电路

中只要电路的规模允许，可以比较自由地确定总线的宽度，可以提高数

据流通的速度。

2.1.2 异或门 xor A1(T,A,B);

2.1.3 编译码器：利用case进行编程（38译码器和83优先解码器的

编程比较简单仿真在这里就就不做说明）

2.1.4 全加器：（门级结构实现，数据流，过程语句）

数据流描述的4位加法器

Module adder4(a,b,cin,,cout,s);

Input [3:0] a,b;Input cin;Output c;Output [3:0] s;

Reg [3;0] s;

Assign {c,s}=a+b+cin;//利用位拼接实现结果的进位

endmodule

2.1.5 多位串行进位加法器

多位串行进位加法器虽然简单但是速度较慢，一般使用超前进位加法器

2.1.6 数据选择器：(if else 语句，case语句描述实现)

多位的数据选择器大部分情况下我大部分代码都用case分支选择语句

很容易实现，另外还可以利用行为和数据流描述方式简单的组合逻辑编码也是一样的。

数据流描述的选择器（2选1）

Module mux21(out,a,b,sel);

Input a,b,sel; Output out; Assign out=sel?a:b;endmodule

2.1.7 数值比较器(直接比较两个数的大小可以利用上面数据选择器使用的数据流描述方法来实现)；要具体比较出两者的关系利用以下代码仿真：

module cmp(A,B,FA,FB,FE);

parameter width=9;

input [width:0] A,B;

output [1:0] FA,FB,FE;

assign FA=(A>B);// 当A大于B时FA输出为1

assign FB=(A

assign FE=(A==B);//当A等于B时FE输出为1

endmodule

仿真产生波形如下

2.1.8 奇偶校验器（设计并行输入的6位数据对其进行奇偶校验代码

如下）

module jiou(ji,ou,indata);

input [5:0] indata;output ji,ou;assign ji=^indata;//产生奇校验assign ou=~ji;//产生偶校验

endmodule

仿真波形如下

2.2 时序逻辑基础

2.2.1 触发器(D触发器, 基本RS触发器,JK触发器)

D触发器的verilog仿真不带复位端

module df(clk,D,Q,QB);

input clk,D; output Q,QB; reg Q; assign QB=~Q;

always @(posedge clk) begin Q<=D; end endmodule

带复位端的D触发器（异步/同步清零异/同步步置1的D触发器）

module DFFr(clk,reset,D,Q,QB);

input clk,reset,D; output Q,QB; reg Q,QB;

always @(posedge clk or posedge reset)

begin

if(reset) begin Q<=0;QB<=1;end

else begin Q<=D;QB<=~D;end

//Procedural assignment to a non-register is not permitted.

end

endmodule

仿真过程中遇到了定义QB的类型的错误问题，错误提示见注释

分析：assign语句中不能使用reg类型的变量，在 always语句中每一个信号都必须是reg类型的。仿真波形如下

基本RS触发器的verilog仿真

module RSF(clk,R,S,D,Q,QB);

input R,S,D,clk; output Q,QB; reg Q; assign QB=~Q;

always @(posedge clk)

case({R,S})

2'b00: Q<=0;//当R=0,S=0时输出为0

2'b01: Q<=1;// 当R=0,S=1时置位输出为1

2'b10: Q<=0;// 当R=1,S=0时复位输出为0

2'b11: Q<=1'bx;// 当R=1,S=1时输出为不确定状态endcase endmodule

刚开始的时候没有想到用位拼接的方式来处理RS的值，利用if else 语句觉得好麻烦，然后就找到这种方式，仿真波形

JK触发器(异步清零同步置1的JK触发器)

module jkff(clk,j,k,reset,set,q);

input clk,j,k,reset,set; output q ; reg q;

always @(posedge clk or negedge reset or negedge set)

begin if(!reset) begin q<=0; end

else if(!set) begin q<=1; end//实现异步清零同步置位

else case({j,k})

2'b00 : q<=q; //保持2'b01 : q<=1'b0;//清零

2'b10 : q<=1'b1;//置1 2'b11 : q<=~q;//翻转

default :q<=1'bx;//其它的为不确定值

endcase end endmodule

仿真波形：

2.2.2 锁存器（有电平敏感和带置位和复位端的锁存器）

电平敏感module latch(q,d,clk);

input d,clk;output q;

assign q=clk?d:q;//当时钟信号为高电平时，输入端数据锁存

endmodule

2.2.3 计数器（计数器有递增和递减两种，一般的计数器都利用递增的形

式来）另外还有约翰逊计数器的代码实现。

计数器的模为计数器能够记忆脉冲的最大数目，要设计模可变的计数器就是能在程序中改变计数的容量。构成计数器的最核心的元件时触发器。

下面是可变模加法/减法计数器的代码

module updocnt(d,clk,clr,load,updo,q);

input clk,clr,load,updo; output [7:0] q;input [7:0] d;

reg [7:0] cnt; assign q=cnt;

always @(posedge clk)

begin if(!clr) cnt=8'b0;

else if(load) cnt<=d;

else if(updo) cnt<=cnt+1;

else cnt<=cnt-1;

end

endmodule

仿真波形如下：

2.2.4 数码寄存器

寄存器和前面的锁存器的功能是相同的，但是两者也有区别，锁存器一般是由电平控制的，属于电平敏感型，寄存器由时钟信号控制为边沿敏感型，下面的程序代码改变就可以变化成不同位宽的数据寄存器。module reg8(fout,indata,clk,clr);

input clk,clr; input [7:0] indata; output [7:0] fout;

reg[7:0] fout; always @(posedge clk or posedge clr)

begin if(!clr) fout<=0;

else fout<=indata; end

endmodule

2.2.5 并串转换器（主要涉及的是移位寄存器，另外还有利用位拼接来设计的串并转换核心代码为out<={out,in};）

module shift8(din,clk,clr,dout);

input din,clk,clr; output [7:0] dout; reg [7:0] dout; always @(posedge clk)

begin if(clr) dout<=0; else begin dout<=dout<<1; //让输出左移一位，然后将串行输入的数据存放在dout的最低位构成并行数据

dout[0]<=din; end

end

endmodule

仿真波形：

2.3 时序设计（状态机）

2.3.1 n位码检测器（在此写的是检测五位序列“10010”代码由于序列可能重复分析其总共有8种状态）

module xulie5(x,z,clk,rst,state);//检测序列10010

input x,clk,rst; output z; output[2:0] state;

reg [2:0] state; wire z; parameter

IDLE='d0,A='d1,B='d2,C='d3,D='d4,E='d5,F='d6,G='d7;//给变量赋值代表8个状态

assign z=(state==E&&x==0)?1:0;//当来到一个0时,状态已变为E，当状态为D 的时候x为1，判断输出条件为state==E&&x==0;

always @(posedge clk) if(!rst) begin state<=IDLE; end

else casex(state) IDLE :if(x==1) begin state<=A; end

A: if(x==0) begin state<=B; end

B: if(x==0) begin state<=C; end else begin state<=F; end

C: if(x==1) begin state<=D; end else begin state<=G; end

D: if(x==0) begin state<=E; end else begin state<=A; end

E: if(x==0) begin state<=C; end else begin state<=A; end

F: if(x==1) begin state<=A; end else begin state<=B; end

G:if(x==1) begin state<=F; end

default:state=IDLE;缺省时为空闲 endcase endmodule

仿真波形为：

对于时序设计，在有限状态下可以利用状态机画图来实现上述功能然后生成代码也可以得到正确的结果。利用这种方法可以在比较复杂的电路建模中将复杂的问题简单化。

学习和仿真中遇到的问题：

刚开始学习的时候主要是看别人写的代码，自己在写代码中仿真的时候容易将赋值中的阻塞和非阻塞两者混用，导致仿真最后的波形出现和结果相差的情况，另外遇到的情况就是将变量的类型弄错或者忘记定义输出变量的reg类型导致仿真发出警告和报错，在always流程语句中必须要用reg类型的。另外提出的疑问就是在建立仿真文件的时候系统会自己将信号初始化为0，在仿真波形的开始为什么会出现不确定值的情况？看了别人的仿真情况也会出现这样的问题！下阶段的任务：尽量实现提高篇中的电路的仿真，并进行通信的代码的仿真。