EDA开发工具简介

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EDA 开发工具简介
1. Xilinx ISE 8.2i Xilinx ISE 8.2 终于于 2006.6 月释放。业界最完整的可编程逻辑设计解决方案，用于实现最优性能、功率管理、降低成本和提高生产率。 Xilinx ISE 8.2i 除了具有目前市场上最快的速度，Xilinx ISE v8.2i 和新的 Virtex-4? FPGA 系列还具有多达 200,000 个的逻辑单元和高达 500 MHz 的频率性能，使设计者能够实现完全崭新的设计前景!Xilinx ISE 8.2 领略世界上最容易使用的、首屈一指的 PLD 设计环境，由顶级 FPGA 工具供应商提供的高级逻辑解决方案 Xilinx ISE 8.2 Xilinx ISE 8.2 关键特性支持 Virtex-4 系列器件 – 业界第一个多平台 FPGA 与最接近的竞争产品相比，Xilinx Fmax 技术的平均性能快出 10%-37%，最高性能快出 70%。可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。可支持多处理器工作站，通过在设计流程中采用超线程技术，使您能够节省项目时间并充分使用工作站设备。无可比拟的易用性和获得广泛支持的平台 2004 与 2005 年的独立调查显示：ISE 是 FPGA 设计者的首选。 2006 年 6 月，今天宣布推出其深受欢迎的集成软件环境 (ISE) 设计工具套件 8.2i 版，新版本增加了新的 ISE Fmax 技术，具有增强的物理综合能力，可提高 Virtex?-4 和 Spartan?-3 架构的性能和时序收敛特性。通过使用 ISE 8.2i 软件，设计者可将性能提升至比以前 ISE 版本平均高出 10% 到 37%，与相比，并将使用 Virtex-4 FPGA 的性能提升至最高可超出竞争解决方案的 70%。 ISE 8.2i 还对其业界唯一的局部重配置技术进行了增强，可实现更低的成本、更小的尺寸和更低的功耗。通过以低于上一个 ISE 版本的成本来提供相同的平均速度等级，这些新特性旨在进一步加强赛灵思面向高性能系统设计的解决方案，包括具有嵌入式处理、数字信号处理 (DSP) 和高级连接性协议等功能的设计。通过在 ISE 工具中使用高级物理综合功能，设计者可最大程度地提高性能吞吐率，加快上市时间，降低总开发成本。此外，诸如 ChipScope? Pro 8.2i 片内调试 (in-silicon debug) 集成以及更为强大的局部重配置支持等特性进一步缩短了开发时间，降低了系统成本。
“我们一直在与设计者们合作以解决他们的关键挑战，如时序收敛、成本和系统设计复杂度等。ISE 8.2i 通过高级设计编译优化很好地解决了这些问题，提供了实质性的自动化 Fmax 提升和直观的新界面特性，”赛灵思公司设计软件部副总裁 Bruce Talley 说。“现在设计者可以有更大的把握来满足其最终产

品的系统性能、功能性和成本目标。” ISE Fmax 性能技术可将设计速度提升至最高超出竞争解决方案 70% 新的 ISE Fmax 技术采用高效算法以改善物理综合与逻辑优化的结果，使 Virtex-4 FPGA 的性能优势比竞争器件可最多高出 70%。ISE Fmax 技术包括用于设计重定时、时序驱动包装与布局、性能评估与布局后逻辑优化的一整套功能。最新版本中包含的 ISE Xplorer 工具是一个易于使用的脚本，可帮助设计者评估和优化 Virtex-4 与 Spartan-3FPGA 的性能，对于时序驱动设计可比以前版本平均提高 10% 的性能。ISE 8.2i 提供了一种性能评估模式，可对没有时序约束的设计提供 37% 的直接性能改善。 ISE Fmax 技术与由 Synplicity 和 Mentor Graphics 提供的综合优化技术互为补充。综合优化技术与 ISE Fmax 技术的结合可使用户满足苛刻的时序目标。 “新的 ISE 8.2i 软件与 Synplify Pro 综合技术产品的结合，为赛灵思 FPGA 设计者们提供了推进时序性能的优势， ”Synplicity 公司 FPGA 产品营销主管 Jeff Garrison 说。“我们一直与赛灵思保持紧密合作，以确保我们的最新技术，如最近在我们的 Synplify Premier 产品中引入的基于图形的物理综合际醯龋芄挥?ISE 软件实现对接，从而为整个赛灵思 FPGA 产品线提供最快的时序收敛。” “Mentor Graphics 的高级 Precision Synthesis 解决方案在赛灵思 ISE 8.2i 版中的紧密集成，为我们的共同客户同时提供了两种环境的最佳特性，” Mentor Graphics 公司设计创建与综合技术部总经理 Simon Bloch 说。 “Precision Synthesis 中经过客户验证的设计分析技术，可实现自动/交互优化与用户控制之间的恰当平衡，现在可为 ISE 8.2i 中业界领先的赛灵思 Fmax 技术提供有力补充。” 业界唯一的局部重配置解决方案通过推出 8.2i 版本，赛灵思增加了一种新的方法，以增强其业界首个且唯一的局部重配置解决方案。局部重配置可降低系统成本、尺寸、器件数量及功耗，适用于众多的应用，如软件无线电 (SDR) 和高性能计算等。设计者现在可以在器件其余部分继续运行的同时将不同的硬件配置动态加载到 FPGA 的同一区域。这种实时可编程特性建立在现场可升级性和多引导方法的基础上。现场可升级性和多引导方法已经使许多赛灵思客户通过实时诊断提升了系统可靠性，降低了现场服务成本，并延长了市场中已有产品的使用寿命。易用性提高了生产率
ISE 8.2i 在性能评估模式中提供了快 37% 的按钮，可实现对无需约束的设计进行快速和轻松的评估。ISE 8.2i 还提供了对双核 CPU 工作站的支持，可实现更快的编译时间和在多个 CPU 核上的设计作业并行处理。业界最全

面的功耗分析解决方案 Xpower、WebPower Tools 8.2i 中改进的 Web 分析功能以及新的功耗优化布线技术都进一步加强了这些能力。ISE 8.2i Project Navigator（项目浏览器）和集成的 ISE Simulator（仿真器）工具在所有平台上提供了全新直观的 Windows XPTM 外观和感受，使 ISE 8.2i 比以前任何时候都更容易学习和使用。 2. ChipScope Pro 8.2i ChipScope Pro 8.2i 的发布提供了业界最完善和易用的调试解决方案，最快可超出仿真 50 倍。ChipScope Pro 内核资源估计器可让用户发掘片上调试与验证功能选项，如触发宽度、采样深度，以及高级功能如触发排序和存储资格审查等，以决定片上可视性与 FPGA 资源分配之间的最佳平衡。 3. Xilinx EDK 8.2i - 嵌入式开发套件 Xilinx 平台 FPGA，例如 Virtex-4、Virtex-II Pro 或 Spartan-3 器件系列允许工程团队定制他们的硬核/软核设计，以优化其特性集、性能、尺寸和成本. 采用灵活的可编程平台，这些智能的平台工具能够使系统架构、硬件和软件工程师成为可编程系统领域的专家。 XPS 8.1i 支持 Virtex-4 FX，并有一系列很有用的改进。我们很高兴地宣布发布 8.1i 版嵌入式开发套件和平台工作室工具包。这些功能强大的处理器开发工具是 Xilinx 综合性嵌入式解决方案的关键部分，面向 Virtex 和 Spartan 的 FPGA. Xilinx 平台工作室工具包通过提取和自动化处理器系统设计，加速了嵌入式开发。 8.1i 主要的更新是对 Virtex-4 FX 平台 FPGA 器件和其它 XPS 改进提供新的设计支持，包括软件域轮廓分析、硬件平台开发的改进、易用性和产品的改进。 Xilinx EDK 8.1i SP2 最新升级，Xilinx EDK 嵌入式开发套件(EDK)是用于设计嵌入式可编程系统的全面的解决方案。 EDK/XPS 8.1i 延续了 Xilinx 对简化嵌入式设计流程的承诺，包括各类可用性改进。该版本包括其它有价值的 IP。服务包 SP#1 与 SP#2 即将推出。工具集中在流线型嵌入式开发方面，重点更新了 XPS GUI、设计向导、报告生成和软件开发套件(SDK)以及 MicroBlaze? 和浮点单元支持。全面的可用性增强几乎针对工具套件的各个方面。简化了公共的和再生的任务。 Platform Studio 利用直观的、自动的和简便易用的工具加速了嵌入式开发。推动 Platform Studio 可用性的同时，我们还增强了仿真与调试功能。 EDK/XPS 8.1i 还具有网络安装性能以及用于 MicroBlaze 与 PowerPC?的全 C++ 技术支持。嵌入式开发套件(EDK)超值套装是用于设计嵌入式处理系统的集成软件解决方案。该预配置套件包含获奖的 Platform Studio 工具套件，以及利用嵌入式
PowerPC?硬处理器核和/或 Xilinx MicroBlaze?软处理器核进行 Xilinx 平台 FPGA 设计时所需的全部技术文档和 IP。 EDK P

latform Studio 工具套件具有的广泛的新特点和增强的特点，为那些针对 PowerPC 硬件处理器或 Xilinx MicroBlaze 软处理器内核而创建自己独有的处理器平台的硬件和软件工程师带来了独一无二的开发环境。目前，采用单独的工具套件处理平台开发，就可以很容易地利用诸如 Virtex-II Pro、Virtex-4 或更低成本的 Spartan-3 系列平台 FPGA 等可编程平台的高级性能。 4. Xilinx EDK 7.1 (嵌入式编程) Xilinx EDK 是一个囊括所有用于设计嵌入式编程系统的解决方案。这个预配置的套件包括了 Platform Studio 工具以及您用嵌入式 IBM PowerPC? 硬件处理器核和/或 Xilinx MicroBlaze?软处理器核进行 Xilinx 平台 FPGA 设计时所需的技术文档和 IP. Xilinx EDK 7.1i - 嵌入式开发套件 Xilinx 平台 FPGA，例如 Virtex-4、Virtex-II Pro 或 Spartan-3 器件系列允许工程团队定制他们的硬核/软核设计，以优化其特性集、性能、尺寸和成本. 采用灵活的可编程平台，这些智能的平台工具能够使系统架构、硬件和软件工程师成为可编程系统领域的专家。 XPS 7.1i 支持 Virtex-4 FX，并有一系列很有用的改进我们很高兴地宣布发布 7.1i 版嵌入式开发套件和平台工作室工具包。这些功能强大的处理器开发工具是 Xilinx 综合性嵌入式解决方案的关键部分，面向 Virtex 和 Spartan 的 FPGA. Xilinx 平台工作室工具包通过提取和自动化处理器系统设计，加速了嵌入式开发。 7.1i 主要的更新是对 Virtex-4 FX 平台 FPGA 器件和其它 XPS 改进提供新的设计支持，包括软件域轮廓分析、硬件平台开发的改进、易用性和产品的改进。 7.1i 主要包括以下的创新： 5. Virtex-4 FX 平台 FPGA 嵌入式开发支持: 使用协处理器单元 (APU)单元应用，优化了性能，通过将它们移入硬件，强化了软件功能轮廓/分析关键有助于识别性能瓶颈，使设计功能面向 FPGA 硬件 (XPS-SDK)的加速硬件平台开发的改进: 返回设计资源错误(C, MSS, MHS, etc.) ISE 和 XPS 工具相结合- ISE 直接调用 XPS 的程序，如基本系统组建器向导设计数据表的生成外设应用测试代码的生成 XPS 仿真环境检查器为 XPS 产生定制的板定义文件
易用性和其它产品改进 XMD 的改进支持新的 MicroBlaze 调试逻辑、面积更小、下载更快中断和 FLASH 调试的更精细控制 FLASH 书写程序的改进自动引导下载程序的生成仿真 XPS 仿真环境检查器自动测试的生成 MicroBlaze ISS 支持/改进 FSL 高速缓存存储器链接接口 FSL 数据链接模型的改进 OPB Uartlite 支持中断、波特率等 OPB GPIO 支持中断 OPB 定时器支持多个定时器系统仿真支持 (MicroBlaze) 为 MicroBlaze 系统生成虚拟平台模型概要升级到 8.4 版 TCL 运行 GUI 和基本工具的命令行 DRC 的改进

升级到新版 GCC，用于 MB 和 PPC LWIP & XMK 打包用于插槽： Ethernetlite 的 LWIP 支持编译器的改进：新 CMP 指令， MB-gcc 优化数据表生成器 PBDE 的改进允许块上有端口使端口成为全局或外部端口的能力将原理图捕捉到 JPEG 文件中
将 FSL 向导并入 Create IP 向导现在，产生/输入外设向导在 Verilog 中输出用户核心改进了库处理－用户库支持 Verilog 6. Altera Quartus II 6.0 (电子设计): Quartus II 软件 6.0 在性能和效率上达到了最高水平。这一版本包括了 FPGA 供应商提供的第一款时序分析工具——TimeQuest 时序分析仪，能够很好的支持业界标准 Synopsys 设计约束(SDC)时序格式。该版本还含有扩展团队设计功能，提高了高密度设计协作的效率。 Altera 在 Quartus II 软件 6.0 高密度设计上实现重大改进 2006 年 5 月 9 号，香港—Altera 公司（NASDAQ: ALTR）今天宣布开始发售 6.0 版的 Quartus? II 软件。该版本包括了由 FPGA 供应商提供的第一款时序分析工具 TimeQuest 时序分析仪，为业界标准 Synopsys 设计约束（SDC）时序格式提供自然、全面的支持。这一最新版本还包括扩展的团队设计功能，能够有效管理高密度设计团队之间的协作。这些改进迎合了当今高密度 90nm 的设计要求，同时为满足客户对更高密度 FPGA 的需求以及 Altera 发展下一代 65nm 产品系列打下了基础。 Synopsys 战略联盟总监 Lonn Fiance 评论说：“FPGA 设计人员将业界标准 SDC 时序约束格式直接读取到 TimeQuest 时序分析仪中，能够更迅速的实现时序逼近。采用 SDC 格式可以提高 FPGA 设计人员的效率，进一步促进标准时序验证方法在半导体业界的应用。” Quartus II 软件 6.0 的新增功能包括： TimeQuest 时序分析仪 TimeQuest 时序分析仪——新的 ASIC 性能时序分析仪，能够自然的支持业界标准 SDC 时序约束格式。TimeQuest 时序分析仪帮助您建立、管理、分析具有复杂时序约束的设计，例如时钟复用设计和源同步接口，并能够迅速进行高级时序验证。Quartus II 软件 6.0 订购版含有 TimeQuest 时序分析仪。
工程管理接口——改进的团队设计工程管理接口——在顶层设计上管理资源和时序预算。此外，您还可以利用工程管理接口来管理模块间的时序约束，以达到最佳性能。这一新功能使团队能够协作实现高密度 FPGA 设计，从而提高设计性能和效率。这一功能是建立在 Quartus II 软件 5.0 和 5.1 首次引入的渐进式编译设计基础之上。其他增强功能
SystemVerilog 支持 —— 包括对流行 SystemVerilog 语法的支持。 SystemVerilog 提高了寄存器传送级(RTL)设计的抽象等级，更迅速的实现 RTL 设计。改进的 I/O 引脚规划器——直接对 Altera?宏功

能、知识产权(IP)进行整合，以及对引脚的简单分配。扩展的板级设计支持——采用 Stratix? II FPGA 进行设计时，为设计输出提供 HSPICE 模型，以提高电路板建模的效率。 LogicLock 增强——提供 LogicLockTM 成员资源滤除功能，将某些资源类型 (例如，数字信号处理 (DSP)单元、 M4K 存储器等)的设计单元从 LogicLock 区域中自动滤除，从而提高了设计效率。 SignalTap II 逻辑分析仪——含有 Nios? II CPU SignalTap? II 分解插件。插件协助完成对已定义 Nios II 节点集的“提取”，以及 Nios II CPU 助记符定义，从而提高了系统级调试效率。 OS 支持 Windows XP Professional x64 (32 位)——运行 Quartus II 软件 32 位应用软件的 Windows XP Professional x64 操作系统支持 Quartus II 软件。64 位硬件/软件平台上运行 32 位应用软件的优势在于能够访问更多的存储器，从而提高了性能。 7. Red Hat Linux Enterprise 4.0——现在提供支持。 Nios.II.Development.Kit.Version.5.0（NiosII 嵌入式处理器集成开发环境）在 20 世纪 90 年代末，可编程逻辑器件（PLD）的复杂度已经能够在单个可编程器件内实现整个系统。完整的单芯片系统（SOC）概念是指在一个芯片中实现用户定义的系统，它通常暗指包括片内存储器和外设的微处理器。最初宣称真正的 SOC――或可编程单芯片系统（SOPC）――能够提供基于 PLD 的处理器。在 2000 年，Altera 发布了 Nios 处理器，这是 AlteraExcalibur 嵌入处理器计划中第一个产品，它成为业界第一款为可编程逻辑优化的可配置处理器。本文阐述开发 Nios 处理器设计环境的过程和涉及的决策，以及它如何演化为一种 SOPC 工具。 Altera 清楚地意识到，如果把可编程逻辑的固有的优势集成到嵌入处理器的开发流程中，我们就会拥有非常成功的产品。基于 PLD 的处理器恰恰具有应用所需的特性。一旦定义了处理器之后，设计者就“具备”了体系结构，可放心使用。因为 PLD 和嵌入处理器随即就生效了，可以马上开始设计软件原型。 CPU 周边的专用硬件逻辑可以慢慢地集成进去，在每个阶段软件都能够进行测试，解决遇到的问题。另外，软件组可以对结构方面提出一些建议，改善代码效率和/ 或处理器性能，这些软件/硬件权衡可以在硬件设计过程中间完成。处理器体系和开发流程 Altera 很早就认为创建基于 Nios 处理器的系统和处理器本身一样很重要。随着新生产品逐渐成熟，Altera 必须让嵌入设计者信服地接受新的处理器
和新的设计流程。我们最无法确定的是嵌入设计者是否接受新的指令集。随着 C 成为嵌入设计的事实标准，这一问题也迎刃而解。 Altera 和 Cygnus （现归 RedHat 所有）密切合

作定义指令集体系，这样 Cygnus 可以很容易地导入和优化他们的 GNUPro Toolkit，这是绝大部分设计者非常熟悉的标准 GNU 环境。设计流程成为最大的问题。现成的微控制器提供了定义明确的外设组，由制造商集成处理器和外设。可配置处理器让设计者自行创建总线体系，定义存储器映射和分配中断优先级，非常自由地完成更多的工作。Altera 相信 SOPC 的优势会吸引嵌入设计者，但是条件是其它的需求最小，风险很低。 8. Nios II 集成开发环境 Nios II 集成开发环境(IDE)是 Nios II 系列嵌入式处理器的基本软件开发工具。所有软件开发任务都可以 Nios II IDE 下完成，包括编辑、编译和调试程序。Nios II IDE 提供了一个统一的开发平台，用于所有 Nios II 处理器系统。仅仅通过一台 PC 机、一片 Altera 的 FPGA 以及一根 JTAG 下载电缆，软件开发人员就能够往 Nios II 处理器系统写入程序以及和 NiosII 处理器系统进行通讯。 Nios II IDE 基于开放式的、可扩展 Eclipse IDE project 工程以及 Eclipse C/C++ 开发工具（CDT）工程。 Nios II IDE 为软件开发提供四个主要的功能： (1)工程管理器 Nios II IDE 提供多个工程管理任务，加快嵌入式应用程序的开发进度。新工程向导 ——Nios II IDE 推出了一个新工程向导，用于自动建立 C/C++ 应用程序工程和系统库工程。采用新工程向导，能够轻松地在 Nios II IDE 中创建新工程。软件工程模板——除了工程创建向导，Nios II IDE 还以工程模板的形式提供了软件代码实例，帮助软件工程师尽可能快速地推出可运行的系统。 (2)编辑器和编译器 Altera Nios II IDE 提供了一个全功能的源代码编辑器和 C/C++编译器文本编辑器——Nios II IDE 文本编辑器是一个成熟的全功能源文件编辑器。这些功能包括：语法高亮显示 - C/C++、代码辅助/代码协助完成、全面的搜索工具、文件管理、广泛的在线帮助主题和教程、引入辅助、快速定位自动纠错、内置调试功能。 C/C++编译器——Nios II IDE 为 GCC 编译器提供了一个图形化用户界面， Nios II IDE 编译环境使设计 Altera 的 Nios II 处理器软件更容易，它提供了一个易用的按钮式流程，同时允许开发人员手工设置高级编译选项。 Nios II IDE 编译环境自动地生成一个基于用户特定系统配置（SOPC Builder 生成的 PTF 文件）的 makefile。Nios II IDE 中编译/链接设置的任何改变都会自动映射到这个自动生成的 makefile 中。这些设置可包括生成存储器初始化文
件（MIF）的选项、闪存内容、仿真器初始化文件（DAT/HEX）以及 profile 总结文件的相关选项。 (3)调试器 Nios II IDE 包含一个强大的、在 GNU 调试器基础之上的软件调试器－GDB。该调试器提供

了许多基本调试功能，以及一些在低成本处理器开发套件中不会经常用到的高级调试功能。基本调试功能——Nios II IDE 调试器包含如下的基本调试功能：运行控制、调用堆栈查看、软件断点、反汇编代码查看、调试信息查看、指令集仿真器。高级调试 ——除了上述基本调试功能之外，Nios II IDE 调试器还支持以下高级调试功能：硬件断点调试 ROM 或闪存中的代码、数据触发、指令跟踪。 (4)闪存编程器使用 Nios II 处理器的设计都在单板上采用了闪存，可以用来存储 FPGA 配置数据和/或 Nios II 编程数据。Nios II IDE 提供了一个方便的闪存编程方法。任何连接到 FPGA 的兼容通用闪存接口（CFI）的闪存器件都可以通过 Nios II IDE 闪存编程器来烧结。 CFI 闪存之外，除 Nios II IDE 闪存编程器能够对连接到 FPGA 的任何 Altera 串行配置器件进行编程。 9. ModelSim SE 6.2B (电子仿真): 2006.8 月初发行的最新版本：ModelSim SE 6.2b ModelSim 专业版,VHDL、Verilog 和 Mixed-HDL 仿真器
Mentor Graphics ModelSim SE 6.1b 是业界最优秀的 HDL 语言仿真器，它提供最友好的调试环境，是唯一的单内核支持 VHDL 和 Verilog 混合仿真的仿真器。是作 FPGA/ASIC 设计的 RTL 级和门级电路仿真的首选，它采用直接优化的编译技术、Tcl/Tk 技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护 IP 核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段。全面支持 VHDL 和 Verilog 语言的 IEEE 标准，支持 C/C++功能调用和调试具有快速的仿真性能和最先进的调试能力，全面支持 UNIX(包括 64 位)、 Linux 和 Windows 平台。主要特点： RTL 和门级优化，本地编译结构，编译仿真速度快；单内核 VHDL 和 Verilog 混合仿真；源代码模版和助手，项目管理；集成了性能分析、波形比较、代码覆盖等功能；
数据流 ChaseX； Signal Spy； C 和 Tcl/Tk 接口，C 调试 10. Synplify Pro 8.1 Synplify Pro 8.1 半导体设计及验证软件供应商 Synplicity 公司近日对其可编程逻辑器件(PLD)综合软件 Synplify Pro 8.1 进行了改进。Synplify Pro 软件支持 Verilog-2001 标准以及新器件及新操作系统 (OS) 。最新版本的 Synplify Pro 软件提高了若干项 QoR(最终结果质量)，以及增效定时引擎及自动寄存器重新定时功能的增强，能够提高设计人员的产出率，并且性能更佳。业界领先的基于 FPGA 的 ASIC 原型验证综合工具，通过提供诸如团队设计、自动 re-timing、快速的编译以及额外的特性来优化设计结果。除了具有 B.E.S.T. 引擎外， Synplify pro 又加入了 D.S.T.(Direct Synthesis Technology),SCOPE(Synthesis Constraint Optimization Environment),ST

AMP 和多点优化等技术来满足设计者的需求。Synplify pro 提供了和布局布线工具之间的 native-link 接口来完成 Push-Button 的流程，使用户只需要点击就可以完成所有的综合和布局布线的工作。基于 Synplicety 公司的 B.E.S.T.引擎， Synplify Pro 可以轻松综合数百万门的设计而不需要分割。 Synplify Pro 详细功能描述 ◇ 提供优于传统综合技术的快速的全局编译和综合优化，针对算术模块和数据路径的高性能和高面积利用率的优化； ◇ 提供对设计约束的全面控制，智能化人机界面，提高设计效率，结合具体器件结构，提供最佳性能； ◇ 提供自动的 RAM 例化过程，提供自动时钟控制和同步/异步清零寄存器结构，自动识别 FSM 和选择编码方式以达到最佳性能，提供针对 FSM 的快速的调试和观察工具，自动进行流水处理，以提高电路性能； ◇ 在不改变原代码的情况下，提供内部线网到外部测试管脚的能力，在源代码、RTL 视图和 Log 文件之间的交互标识能力； ◇ 集成化、图形化的分析和调试关键路径的环境； ◇ 支持黑盒子的时序以及管脚信息，支持同时实现多个应用，通过设计划分支持 Xilinx 模块化设计； ◇ 自动对组合逻辑进行寄存器平衡以提高性能，支持智能化的增量综合。 11. Synplicity Amplify V3.6.1 (电子物理优化器): 是第一款为 FPGA 设计的物理综合产品。 Amplify Physical Optimizer 产品补充了流行的 Synplify FPGA 综合产品，可通过在综合过程中充分利用物理设计信息来提高性能和生产力。Amplify Physical Optimizer 是为那些需要从他们的 Xilinx Virtex?系列和 Spartan-3 系列器件中获得尽可能的最高的性能的开发人员创建的。 Amplify 产品已经被全球 100 多家企业采用。 Amplify?工具
结合了寄存器级（RTL）的图形物理约束以及创新的可同时完成布局和逻辑优化的物理综合算法。其输出不仅是一个逻辑设计的物理布局，而且是一个新的物理优化的网表。另外，Amplify 产品还包括了全部的 Optimization Physical Synthesis (TOPS)技术。 TOPS 技术进一步提升了性能，同时还通过高度准确的时序估算降低了设计反复次数。 12. Mentor Graphics LeonardoSpectrum V2005a.82 (HDL 逻辑综合软件): 以上每步操作都提供相应的帮助，简单明了。需要注意的是，在输入设计文件时要正确排列文件的次序，将底层文件放在前面，顶层文件放到后面，这样 LeonardoSpectrum 软件才能正确地建立数据信息库。综合完成后，可以将输出网表文件（.EDF）作为 MAX+PLUS II 或 Quartus II 的设计输入文件，再完成编译、仿真、定时分析和器件编程等步骤，完成整个系统的设计过程。