VHDL课程设计实验报告

湖南科技大学信息与电气

工程学院

《课题名称》

课程设计报告

题目：循环彩灯控制器

两人抢答器

数字显示秒表

专业：电子信息工程

班级：二

姓名：

学号：

目录

一、课程设计的目的……………………………………………………

1.1设计目的…………………………………………………………………

1.2设计要求…………………………………………………………………

二、设计方案的论证……………………………………………………

2.1循环彩灯控制器设计……………………………………………………

2.2两人抢答器设计…………………………………………………………

2.3数字显示的秒表设计……………………………………………………

三、设计仿真及结果分析………………………………………………

3.1循环彩灯控制器…………………………………………………………

3.2两人抢答器………………………………………………………………

3.3数字显示的秒表…………………………………………………………

四、设计及仿真中的体会………………………………………………

五、对本次课程设计的体会和建议……………………………………

六、参考文献……………………………………………………………附录………………………………………………………………………

课程设计任务书题目

设计时间

设计目的：

总体方案实现：

指导教师评语：

一课程设计的目的

1.1设计目的

本课程设计的目的是熟练掌握相关软件的使用和操作。能对VHDL语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。在成功掌握软件操作基础上，将所数字电路的基础课知识与VHDL语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”。深入了解VHDL语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。对EDA技术有初步的认识，并开始对EDA技术的开发创新有初步的理解。

1.1设计要求

为了使设计达到应有的效果，使学生充分掌握相应的软件操作使用，VHDL语言编程，数字逻辑电路设计的方法和思路，鼓励学生独立思考，自主研究。本课程设计要求达到如下目的：

1．使学生熟练掌握相关软件的使用，操作。能对VHDL语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判

断并改进所设计的电路。

2．在成功掌握软件操作基础上，让学生将所数字电路的基础课知识与VHDL语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”。要求

学生自主设计电路，编写程序，鼓励新思路，新方法，新观点。

3．深入了解VHDL语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。对EDA技术有初步的认识，并开始对EDA

技术的开发创新有初步的理解。

踏实的完成此次课程设计的教学将为学生进一步深入了解电子产业的发展与内容，积极投身于工程技术的开发与研究特别是EDA技术的发展奠定一定的基础。

二、设计方案的论证

2.1循环彩灯控制器设计

方案一：采用if语句，对数字进行累加，取满足条件的数值，点亮相应彩灯。

方案二：使用case语句，对数字累加，取满足条件的数值，点亮相应彩灯。论证：if为顺序执行语句，case为并发执行语句。使用if语句，对数据区分明

显。Case并发执行，判断及时。但使用case思路清晰，易于实现，相比if语句简洁，可靠性更高。

真值表

2.2两人抢答器设计

方案一：使用if语句，逐个判断选手状态，输出相应结果

方案二：使用if语句，同时判断两个选手输入状态

论证：实际上，两人的反应不可能完全一致，因此使用if语句可以完成判断，且时钟频率高，能够及时判断。使用case语句，同时判断，倒是会出现等待结果出现的状况，造成判断失误。

真值表

2.3数字秒表的显示设计

方案：

数字秒表的计时模块，其总体功能如下：数字秒表的计时范围是0秒到59.9秒，显示的最长时间为59秒9。数字秒表的计时精度是100ms, 所以计数器可以由二个十进制计数器和一个六进制计数器构成，其中毫秒位，十秒位，秒位采用十进制计数器，十秒位采用六进制计数器。复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备。具有启/停开关，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。

论证：

三、设计仿真及结果分析与程序

3.1设计循环彩灯控制器

程序：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY caideng IS

PORT(clk,clr:IN STD_LOGIC;

red,green,yellow:OUT STD_LOGIC);

END ENTITY caideng;

ARCHITECTURE example OF caideng IS SIGNAL dout:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL m:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN

red<=dout(2);

green<=dout(1);

yellow<=dout(0);

PROCESS(clk) IS

BEGIN

IF(clr='1') THEN

m<="001";

ELSIF(clk'EVENT AND clk='1') THEN

IF(m="110") THEN

m<="001";

ELSE

m<=m+1;

END IF;

CASE m IS

WHEN "001"=>dout<="100";

WHEN "010"=>dout<="100";

WHEN "011"=>dout<="100";

WHEN "100"=>dout<="010";

WHEN "101"=>dout<="010";

WHEN "110"=>dout<="001";

WHEN OTHERS=>dout<="111";

END CASE;

END IF;

END PROCESS;

END ARCHITECTURE;

波形图分析

在仿真时已经设置好开始时间和结束时间，根据以上的波形图可知，当clk信号处于高电平（高低电平可以根据自己所设计的情况自己定义），红发光管最先亮灯（高电平表示亮灯），时间为3s，3s之后绿发光管开始亮灯2s,2s结束黄发光管亮1s，以此循环亮灯，直到仿真结束时间，当按下复位（清零）时，红灯亮。

3.2两人抢答器

程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity qiangda is

port(reset:in std_logic;

player:in std_logic_vector(2 downto 1);

out1 ,out2, fail :out std_logic);

end entity qiangda;

architecture example of qiangda is

signal a:std_logic_vector(2 downto 0);

begin

out2<=a(2);

out1<=a(1);

fail<=a(0);

process(reset,player) is

begin

if(reset='0') then

a<="000";

else

case player is

when "00"=>a<="000";

when "01"=>a<="010";

when "10"=>a<="100";

when others=>a<="001";

end case;

end if;

end process;

end architecture example;

波形图分析

在仿真时已经设置好开始时间和结束时间，根据以上的波形图可知，复位信号reset处于高电平有效（高低电平可以根据自己所设计的情况自己定义），抢答信号高电平有效。当a先抢答时有效，则leda 输出有效，ledb输出无效。当b 先抢答有效，则ledb输出有效，leda输出无效。当两人同时抢答则视为无效.按复位键抢答重新开始。

3.3数字显示的秒表

六进制计数器：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity c6 is

port(clr,start,clk: in bit;

daout: out std_logic_vector(3 downto 0);

cout: out std_logic);

end c6;

architecture a of c6 is

signal temp:std_logic_vector(3 downto 0); begin

process(clk,clr)

begin

if clr='1' then

temp<="0000";

cout<='0';

elsif (clk'event and clk='1') then

if start='1' then

if temp>="0101" then

temp<="0000";

cout<='1';

else

temp<=temp+1;

cout<='0';

end if;

end if;

end if;

end process;

daout<=temp;

end a;

十进制计数器：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity count10 is

port(clr,start,clk: in bit;

cout: out bit;

daout: out std_logic_vector(3 downto 0)); end count10;

architecture a of count10 is

signal temp:std_logic_vector(3 downto 0); begin

process(clk,clr)

begin

if clr='1' then

temp<="0000";

cout<='0';

elsif (clk'event and clk='1') then

if start='1' then

if temp>="1001" then

temp<="0000";

cout<='1';

else

temp<=temp+1;

cout<='0';

end if;

end if;

end if;

daout<=temp;

end process;

end a;

BCD码显示：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY deled IS

PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END deled;

ARCHITECTURE ART OF deled IS

BEGIN

LED<="1111110"WHEN BCD="0000"ELSE

"0110000"WHEN BCD="0001"ELSE

"1101101"WHEN BCD="0010"ELSE

"1111001"WHEN BCD="0011"ELSE

"0110011"WHEN BCD="0100"ELSE

"1011011"WHEN BCD="0101"ELSE

"1011111"WHEN BCD="0110"ELSE

"1110000"WHEN BCD="1000"ELSE

"1111011"WHEN BCD="1001"ELSE

"0000000";

END ART;

总程序块：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity timing is

port( clk,clr,runstop : in bit;

cout: out std_logic;

dout1: out std_logic_vector(6 downto 0) ;

dout2: out std_logic_vector(6 downto 0) ;

dout3: out std_logic_vector(6 downto 0) );

end timing ;

architecture a of timing is

component count10 is

port(clr,start,clk: in bit;

cout: out bit;

daout: out std_logic_vector(3 downto 0));

end component;

component c6 is

port(clr,start,clk: in bit;

daout: out std_logic_vector(3 downto 0);

cout: out std_logic);

end component;

component deled is

PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); end component deled;

signal bb1,bb2,bb3:std_logic_vector(3 downto 0);

signal cout1,cout2: bit;

begin

U0: count10 port map(clr,runstop,clk,cout1,bb1);

U1: count10 port map(clr,runstop,cout1,cout2,bb2);

U2: c6 port map(clr,runstop,cout2,bb3,cout);

U3: deled port map(bb1,dout1);

U4: deled port map(bb2,dout2);

U5: deled port map(bb3,dout3);

end a;

波形图分析：

当runstop为低电平时，停止计数，返回高电平时，继续执行计数。Clk为时钟脉冲为100ms，dout1为单位0.1s的计数显示，dout2是单位s的计数显示，dout2为单位10s的计数显示。

四、设计及仿真中的体会

两周的课程设计结束了，这其中有成功的喜悦，也不乏有为取得那份成功而付出的汗水与艰辛。正所谓有失必有得，这两周来，为了VHDL课程设计付出了很多，由于之前的相关课程学习有所欠缺，很多东西没有接触过，设计过程调试的时候发现不能进行调试，后来经过学习和查阅资料发现程序文件名的后缀应为“vhd”，并且文件名应该与程序中实体名一致，否则会造成程序编译错误。而且自己写程序往往会文件库调用语句，例如“USE IEEE.STD_LOGIC_UNSIGNED.ALL”也会造成编译不成功。所以完成这次课程设计有一定的困难，不过现在看来，这两周的课程设计收获不菲，当最终完成了课程设计的时候，一切当初看来没有任何头绪，困难重重的问题都不复存在。在此次课程设计的过程中遇到了很多问题，但是通过查阅资料，请教老师同学，解决了相关的问题。我感觉这是这次实习任务中最大的收获。我会将这样的体会与经验应用到以后的生活学习和工作中。

五、对本次课程设计的体会和建议

这个课程设计培养了我们动手能力，提高了我的独立思考能力，让我能够在学习的过程慢慢解决遇到的问题，当然，也少不了老师和同学的帮助。但是本次设计时间过短，学到的东西有限，希望学院以后能多提供这样的机会。它让我们把所学的理论知识与实践相结合起来，提高自己的实际动手能力和独立思考的能力。

六、参考文献

[1] 作者：候伯亨，刘凯，顾新

书名：《VHDL硬件描述语言与数字逻辑电路设计》

出版社：西安电子科技大学出版社

出版时间：2009

[2] 作者：李辉

书名：《PLD与数字系统设计》

出版社：西安电子科技大学出版社

出版时间：2005

[3] 作者：田红丽，张涛

书名：《基于VHDL微处理器模拟实验系统的设计与实现》

出版社：河北省科学院