硅集成电路工艺基础复习
硅集成电路工艺基础
绪论：
单项工艺的分类：
1、图形转换：光刻、刻蚀
2、掺杂：扩散、离子注入
3、制膜：氧化、化学气相淀积、物理气相淀积
第2章 氧化
SiO 2的作用：
1、在MOS 电路中作为MOS 器件的绝缘栅介质，作为器件的组成部分
2、作为集成电路的隔离介质材料
3、作为电容器的绝缘介质材料
4、作为多层金属互连层之间的介质材料
5、作为对器件和电路进行钝化的钝化层材料
6、扩散时的掩蔽层，离子注入的(有时与光刻胶、Si 3N 4层一起使用)阻挡层 热氧化方法制备的SiO 2是无定形
制备二氧化硅的方法：热分解淀积法、溅射法、真空蒸发法、阳极氧化法、化学气相淀积法、
热氧化法；
热氧化法制备的SiO 2具有很高的重复性和化学稳定性，其物理性质和化学性质不太受湿度和中等热处理温度的影响。 SiO 2的主要性质： 密度：表征致密程度 折射率：表征光学性质
密度较大的SiO 2具有较大的折射率
波长为5500A 左右时， SiO 2的折射率约为1.46 电阻率：与制备方法及所含杂质数量等因素有关，高温干氧氧化制备的电阻率达1016Ω· cm 介电强度：单位厚度的绝缘材料所能承受的击穿电压
大小与致密程度、均匀性、杂质含量有关一般为106~107V/cm （10－
1~1V/nm ） 介电常数：表征电容性能d
S
C SiO 2
0εε=（SiO 2的相对介电常数为3.9） 腐蚀：化学性质非常稳定，只与氢氟酸发生反应
O
H S i F H HF SiO SiF H HF SiF O
H SiF HF SiO 26226242422)(6(224+→+→++→+六氟硅酸） 还可与强碱缓慢反应 薄膜应力为压应力
晶体和无定形的区别：桥键氧和非桥键氧
桥联氧：与两个相邻的Si-O 四面体中心的硅原子形成共价键的氧 非桥联氧：只与一个Si-O 四面体中心的硅原子形成共价键的氧
非桥联氧越多，无定型的程度越大，无序程度越大，密度越小，折射率越小 无定形SiO 2的强度：桥键氧数目与非桥键氧数目之比的函数 结晶态和无定形态区分——非桥联氧是否存在 杂质分类：网络形成者和网络改变者
网络形成者：可以替代SiO 2网络中硅的杂质，即能代替Si －O 四面体中心的硅、并能与氧
形成网络的杂质
网络改变者：存在于SiO 2网络间隙中的杂质 SiO 2作为掩蔽层对硼、磷有效，对钠离子无效
B 、P 、As 等常用杂质的扩散系数小， SiO 2对这类杂质可以起掩蔽作用 Ga 、某些碱金属（Na ）的扩散系数大， SiO 2对这类杂质就起不到掩蔽作用 Si 热氧化生长SiO 2的计算：02x
C x C SiO Si = 无定形SiO 2的分子密度：322/102.22cm C SiO ?= 硅晶体的原子密度：322/100.5cm C Si ?=
干氧、水汽和湿氧。实际生产采用干氧-湿氧-干氧的方式 1、干氧氧化
①氧化剂：干燥氧气
②反应温度：900~1200℃
干氧氧化制备的SiO2的特点：
①结构致密、干燥、均匀性和重复性好 ②与光刻胶粘附性好，掩蔽能力强。 ③生长速度非常慢
干氧氧化的应用：MOS 晶体管的栅氧化层 2、水汽氧化 反应条件：
①氧化剂：高纯水产生的蒸汽 ②反应温度：高温
水汽氧化制备的SiO 2的特点： ①SiO 2生长速率快 ②结构粗糙 3、湿氧氧化 反应条件：
氧化剂：高纯水（95 ℃左右）+氧气 特点：
①生长速率较高 ②SiO 2结构略粗糙 4、三种氧化法比较
干氧氧化：结构致密但氧化速率极低
湿氧氧化：氧化速率高但结构略粗糙，制备厚二氧化硅薄膜 水汽氧化：结构粗糙——不可取
热氧化的过程（D-G 模型）
①氧化剂从气体内部以扩散形式穿过附面层运动到气体—SiO 2界面，其流密度用F 1表示。流密度定义为单位时间通过单位面积的粒子数。
②氧化剂以扩散方式穿过SiO 2层（忽略漂移的影响），到达SiO 2 －Si 界面，其流密度用F 2表示。 ③氧化剂在Si 表面与Si 反应生成SiO 2，其流密度用F 3表示。
④反应的副产物离开界面。
321F F F ==
D-G 模型适用氧化层厚度：30nm 热氧化存在两种极限情况
当氧化剂在SiO 2中的扩散系数2SiO D 很小时()
02x k D s SiO <<，则0→i C ，*→C C o 。在这种极限情况下，SiO 2的生长速率主要由氧化剂在SiO 2中的扩散速度所决定，故称这种极限情况为扩散控制。
当氧化剂在SiO 2中的扩散系数2SiO D 很大，则()h k C C C s o i /1/+==*。在这种极限情况下，SiO 2生长速率由Si 表面的化学反应速度控制，故称这种极限情况为反应控制。 决定氧化速率常数的因素：氧化剂分压、氧化温度 1、氧化剂分压
g p 通过*C 对B 产生影响，B 与g p 成正比关系
1/22N C D B SiO *
= g Hp C =* 2、氧化温度
温度对抛物型速率常数B 的影响是通过影响2SiO D 产生的，1/22N C D B SiO *≡ 温度对线性速率常数A B /的影响是通过影响s k 产生的
()()1
/1/1///1/122N h k C A B h k D A s s SiO +≡+≡*
分凝系数，图2.21
分凝系数：掺有杂质的硅在热氧化过程中，在Si —SiO 2界面上的平衡杂质浓度之比 衡浓度
杂质在二氧化硅中的平杂质在硅中的平衡浓度
=
m
（a ）当1 就是说在分凝过程中杂质通过SiO 2表面损失的很少，硼就属于这类。再分布之后靠近界面处的SiO 2中的杂质浓度比硅中高，硅表面附近的浓度下降。 （b ）当1 （c ）当1>m ，在SiO 2中是慢扩散的杂质，再分布之后硅表面的浓度升高。P 磷就属于这种杂质。 （d ）当1>m ，在SiO 2中是快扩散的杂质，分凝过程中杂质通过SiO 2表面损失的厉害，最终使硅表面附近的杂质浓度比体内还要低。Ga 镓就属于这种类型的杂质。 Si-SiO 2界面存在四种电荷 Si- SiO 2 界面电荷类型： 可动离子电荷 界面陷阱电荷 氧化层固定电荷 氧化层陷阱电荷 第3章 扩散 扩散机构：间隙式和替位式 1、间隙式扩散： ①定义：间隙式杂质从一个间隙位置到另一个间隙位置的运动 ②杂质：Na 、K 、Fe 、Cu 、Au 等元素 ③间隙杂质在间隙位置上的势能相对极小，相邻两间隙位置之间，对间隙杂质来说是势能极大位置。势垒高度：eV W i 2.1~6.0= ④主要与晶格结构与晶向有关，原子密度越大，间隙越小，i W 就越大 ⑤运动条件：i W E > 跳跃率：kT W i i e v P /0-= 2、替位式扩散： ①定义：替位式杂质从一个替位位置到另一个替位位置的运动 (a) 直接交换 (b) 空位交换（主要） ②杂质：III 、Ⅴ族元素 ③对替位杂质来说，在晶格位置上势能相对最低，而间隙处是势能最高位置。势垒高度：s W ④运动条件：s W E >， 平衡时单位体积的空位数为kT W v Ne n /-=， 每个格点上出现空位的几率为kT W s e N n //-=， ] /)(exp[) /exp()/exp(00kT W W v kT W v kT W P s v s v v +-=--=跳跃率： 扩散方式：恒定表面源和有限表面源（定义和杂质分布形式） 1、恒定表面源扩散 ①定义：在整个扩散过程中，硅片表面的杂质浓度始终不变的扩散 ②边界条件和初始条件： 0,0)0,(;0),(;),0(>==∞=x x C t C C t C s ③恒定表面源扩散的杂质分布： )2()21(),(Dt x erfc C Dt x erf C t x C s s =-=? -- =-=x y dy e erfx erfcx 0 2 2 11π ④杂质分布形式特点： 在表面浓度s C 一定的情况下，扩散时间越长，杂质扩散的就越深，扩到硅内的杂质数量也就越多。()Dt C dx t x C t Q s ? ∞ = = 2 ),(π 扩到硅内的杂质数量可用高为s C ，底为Dt 2的三角形近似； 表面浓度s C 由杂质在扩散温度下的固溶度所决定。而在C 1200~900内，固溶度变化不大，可见很难通过改变温度来控制s C 2、有限表面源扩散 ①定义：扩散之前在硅片表面淀积一层杂质，在整个扩散过程中这层杂质作为扩散的杂质源，不再有新源补充 ②初始条件和边界条件： ?????≤≤===∞>=h x h Q C x C t C h x t x C s 0,/)0()0,(0),(,0),(???? ????= ==-Dt Q t C t C e Dt Q t x C s Dt x ππ),0()(),(4/2 ③杂质分布形式特点： 当扩散温度相同时，扩散时间越长，杂质扩散的就越深，表面浓度就越低。 当扩散时间相同时，扩散温度越高，杂质扩散的就越深，表面浓度下降的也就越多 扩散过程中杂质量不变 实际生产中采用两步扩散（每一步的扩散方式及作用） 两步扩散： ①预扩散：在低温下采用恒定表面源扩散方式，控制扩散杂质的数量 ②主扩散将由预扩散引入的杂质作为扩散源，在较高温度下进行扩散。控制表面浓度和扩散深度 ③分布形式： 高斯分布 余误差分布,,22112211t D t D t D t D <<>> 影响杂质分布的因素：横向扩散 第4章 离子注入 离子注入：最主要的掺杂工艺 ①离子注入是一种将带电的且具有能量的粒子注入衬底硅的过程，注入能量介于KeV 1到 MeV 1之间，注入深度平均可达m nm μ10~10。离子剂量变动范围，从用于阈值电压调整 的2 12 /10cm 到形成绝缘埋层的2 18 /10cm 。相对于扩散，它能更准确地控制杂质掺杂、可重复性和较低的工艺温度。离子注入已成为VLSI 制程上最主要的掺杂技术。一般CMOS 制程，大约需要6~12个或更多的离子注入步骤。 ②应用：隔离工序中防止寄生沟道用的沟道截断 调整阈值电压用的沟道掺杂 CMOS 阱的形成 浅结的制备 离子注入的特点 优点： 注入的离子纯度高 可以精确控制掺杂原子数目 温度低：小于400℃ 掺杂深度可控 非平衡过程，杂质含量不受固溶度限制 低温注入，避免高温扩散所引起的热缺陷 横向扩散效应比热扩散小得多 离子通过硅表面的薄膜注入，防止污染。 可以对化合物半导体进行掺杂 缺点： 产生的晶格损伤不易消除 很难进行很深或很浅的结的注入 高剂量注入时产率低 设备价格昂贵（约200万美金） LSS 理论：注入离子在靶内的分布理论 LSS 理论认为，注入离子在靶内的能量损失分为两个彼此独立的过程：核碰撞（核阻止）和电子碰撞（电子阻止） 不同能区的能量损失形式 低能区：以核碰撞为主 中能区：核碰撞、电子碰撞持平 高能区：以电子碰撞为主 注入离子在无定形靶中的分布计算 相同质量且相同初时能量的离子在靶中有一定的空间分布，投影射程的统计涨落称为投影偏差p R ?，沿着入射轴垂直方向上的统计涨落，称为横向偏差⊥?R 。 纵向分布：一级近似下用高斯函数表示： ??? ????????? ???--?=2 21exp 2)(p p p s R R x R N x n π 横向分布：高斯分布；横向渗透远小于热扩散 沟道效应及避免的方法 ①定义：当离子注入的方向与靶晶体的某个晶向平行时，一些离子将沿沟道运动。沟道离子唯一的能量损失机制是电子阻止，因此注入离子的能量损失率就很低，故注入深度较大。 ②避免方法： a.倾斜样品表面，晶体的主轴方向偏离注入方向，典型值为7°。 b.先重轰击晶格表面，形成无定型层 在无定形靶运动的离子由于碰撞方向不断改变，因而也会有部分离子进入沟道，但在沟道运动过程中又有可能脱离沟道，故对注入离子峰值附近的分布并不会产生实质性的影响c.表面长二氧化硅薄层 注入离子造成的损伤 ①级联碰撞 ②简单晶格损伤 孤立的点缺陷或缺陷群（注入离子每次传递给硅原子的能量约等于移位阈能） 局部的非晶区域（单位体积的移位原子数目接近半导体的原子密度） ③非晶层 注入离子引起损伤的积累 热退火 ①定义：又叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火 ②作用 激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用 消除损伤 ③退火方式： 炉退火 快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等) ④快速热退火 a.传统热退火的缺点 不能完全消除缺陷，产生二次缺陷 高剂量注入时的电激活率不够高 高温长时间热退火会导致明显的杂质再分布 b.快速退火技术 在氮气或惰性气体的气氛下，极短的时间内，把晶片温度提高到1000℃以上。 C.快速热退火作用： 消除由注入所产生的晶格损伤 恢复材料少子寿命和载流子迁移率 杂质激活 第5章物理气相淀积 两种基本方法 ①物理气相淀积定义：利用某种物理过程，例如蒸发或者溅射现象实现物质的转移，即原子或分子由源转移到衬底表面上，并淀积成薄膜。 ②基本方法： 蒸发（Ⅲ-Ⅴ族化合物半导体） 溅射 蒸发和溅射各自的优缺点 真空蒸发法溅射蒸发 优设备简单适用于任何物质较高的淀积速率 点 操作容易 纯度较高 成膜快 机理简单 不受蒸气压和膜成分限制 靶材料与膜成分符合 附着好 台阶覆盖较好 薄膜纯度高 厚度控制精确 生长机理简单 缺点 附着力小 工艺重复性差 台阶覆盖性差 不适用多组分材料 设备、操作较复杂 台阶覆盖能力差 工艺重复性不好 淀积多元化合金薄膜时组 分难以控制 溅射作为主流 溅射方法： ①直流溅射：淀积金属薄膜 ②射频溅射：适用于淀积各种金属和非金属薄膜 ③磁控溅射：磁控溅射为淀积速率比一般方法高一个数量级；工作气压低，薄膜质量好。 ④反应溅射：在淀积同时形成化合物 ⑤偏压溅射：改善溅射薄膜的组织结构 ⑥接触孔中薄膜的溅射淀积： （深宽比大于1）溅射原子离开靶面时遵守余弦分布，故溅射原子在衬底表面和接触孔上表面的拐角处，沉积速率最高，侧壁适中，底角最低。 可采用带准直器的溅射淀积方法（降低淀积速率，换准直器增加了成本） 长投准直溅射技术 第6章 化学气相淀积 Grove 模型：两个重要环节 Grove 模型认为控制薄膜淀积速率的两个重要环节是：其一是反应剂在边界层中的输运过程；其二是反应剂在衬底表面上的化学反应过程。 淀积速率与反应剂浓度或气相中反应剂的摩尔百分比成正比 薄膜淀积速率（其中1N 表示形成一个单位体积薄膜所需要的原子数量）： Y N C h k h k N C h k h k N F G T g s g s g g s g s ??+=?+==1 11 结论： （1）淀积速率与g C （反应剂的浓度）或者Y （反应剂的摩尔百分比）成正比； （2）在g C 或者Y 为常数时，薄膜淀积速率将由s k 和g h 中较小的一个决定。 质量输送控制和表面化学反应控制 决定s k 的主要因素：温度 ()kT E k k A s /exp 0-= 决定hg 的主要因素：气体流速，气体成分，系统压力 s g g D h δ/= 所以为了保证统一的淀积速率，就必须： ①对于表面反应控制，保持处处恒定的温度 ②对于质量输运控制，保持处处恒定的反应剂浓度 热壁和冷壁（冷壁的优点） 热壁系统：s w T T = 冷壁系统：s w T T < w T ：反应室的侧壁温度 s T ：放置硅片的基座温度 冷壁系统优点：能够降低在侧壁上的淀积，降低了壁上颗粒因剥离对淀积薄膜质量的影响，也减小了反应剂的损耗。 CVD 系统的分类：三种CVD 系统优缺点对比 优点 缺点 常压化学气相淀积(APCVD) 操作简单 淀积速率高 适合介质薄膜的淀积 易发生气相反应 产生污染 台阶覆盖性和均匀性比较差 低压化学气相淀积(LPCVD) 污染少 均匀性和台阶覆盖性较 APCVD 好 对反应室结构要求低 装片量大 相对低的淀积速率 相对高的工作温度 等离子增强化学气相淀积 (PECVD) 反应温度低 附着性好 良好的阶梯覆盖 良好的电学特性可以与精细 图形转移工艺兼容 薄膜应力低 主流工艺 具备LPCVD 的优点 ①APCVD ：质量输运控制淀积速率，对反应室结构和气流模式提出高的要求 ②LPCVD ：表面反应速率控制淀积速率 ③PECVD ：表面反应控制淀积速率 气缺现象及减轻方法（LPCVD ） ①气缺现象：当气体反应剂被消耗而出现的反应剂浓度改变的现象 对于只有一个入气口的反应室，情况比较严重。 ②措施： 在水平方向上逐渐提高温度来加快反应速度，从而提高淀积速率 采用分布式的气体入口 增加反应室中的气流速度 多晶硅采用硅烷热分解实现 ①多晶硅的优点： 多晶硅与随后的高温热处理工艺有很好的兼容性 与Al 栅相比，多晶硅与热生长二氧化硅的接触性能更好 在陡峭的台阶上淀积多晶硅时能够获得很好的保形性 ②应用：栅电极 互联引线 ③电学特性 a.多晶硅的电阻率高于单晶硅的电阻率 掺杂原子在热处理过程中易到晶界处，不能有效的贡献自由载流子 晶界处的悬挂键俘获自由载流子,由此降低载流子的浓度 b.晶粒尺寸大的多晶硅的电阻率低 ④一般是用LPCVD ，在580℃～650℃下热分解硅烷实现：242H Si SiH +→ 多晶硅的掺杂技术 ①扩散掺杂：在淀积完成之后在较高的温度下进行掺杂 优点：能够在多晶硅薄膜中掺入浓度很高的杂质。同时完成掺杂和退火工艺 缺点：温度较高、薄膜表面粗糙程度增加 ②离子注入：淀积后的离子注入和退火 优点：可精确控制掺入杂质的数量，适合于不需要太高掺杂的多晶硅薄膜 特点：形成的高掺杂多晶硅电阻率约为扩散形成的电阻率的10倍 ③原位掺杂：边淀积边掺杂 简单，但薄膜厚度、掺杂均匀性及淀积速率会随着掺杂气体的加入变得复杂 CVD 和热氧化SiO 2的对比 CVD SiO2的方法 低温CVD SiO2 ：低于500℃ 中温LPCVD SiO2：500～800℃ TEOS 与臭氧混合源的SiO 2淀积：低于500℃左右 氮化硅的应用 应用： ①钝化层和机械保护层 钠和水汽在氮化硅中的扩散速度非常慢，即拥有很强的掩蔽能力 ②硅选择性氧化的掩蔽膜 氮化硅氧化速度非常慢（LOCOS 工艺基于此） 二氧化硅缓冲层 ③电容中的绝缘材料 ④作为MOSFETs 的侧墙 用于LDD 结构的侧墙 浅沟隔离的CMP 的停止层 钨的应用 ①钨栓塞（plug ）:CVD 钨比PVD 铝有更好的通孔填充能力 ②局部互连材料 短程互联（电导率较低） 全局互联（Al 、Cu ） ③钨广泛用于互连的原因 优点： 体电阻率小（7～12uQ.cm) 热稳定性好（熔点最高） 应力低，保形性好； 抗电迁移能力和抗腐蚀性强 缺点： 电阻率相对铝高 在氧化物和氮化物上附着力差 钨与硅在600℃以上接触时，会形成钨的 硅化物④钨的淀积方法 覆盖式（过程复杂，费用高，但比较成熟） 选择式（存在问题，如选择性差、横向扩展、空洞形成） 第七章：光刻与刻蚀工艺 ULSI 中对光刻的基本要求 ①③高分辨率 在集成电路工艺中，通常把线宽作为光刻水平的标志，一般也可以用加工图形线宽的能力 来代表集成电路的工艺水平。 ②高灵敏度的光刻胶 光刻胶的灵敏度是指光刻胶的感光速度。 为了提高产品的产量，曝光时间越短越好。 确保光刻胶各项属性均为优异的前提下，提高光刻胶的灵敏度 ③低缺陷 缺陷关系成品率 ④精密的套刻对准 集成电路芯片的制作需要经过多次光刻，在各次曝光图形之间要相互套准。 ULSI 的图形线宽在m μ1以下，通常采用自对准技术。 ⑤大尺寸硅片上的加工 ULSI 的芯片尺寸为2 2~1cm 提高经济效益和硅片利用率 光刻工艺流程 ①涂胶：在硅片表面形成厚度均匀、附着性强、并且没有缺陷的光刻胶薄膜。 ②前烘：去除胶内的溶剂，提高胶的粘附力 提高胶的抗机械摩擦的能力 减小高速旋转形成的薄膜应力 ③曝光：确定图案的精确形状和尺寸 完成顺序两次光刻图案的准确套制 ④显影： ⑤坚膜：去除光刻胶中剩余的溶剂，增强光刻胶对硅片表面的附着力 提高光刻胶在刻蚀和离子注入过程中的抗蚀性和保护能力 ⑥刻蚀 ⑦去胶：经过刻蚀或离子注入后，将光刻胶从表面除去 ⑧检验 SiO 2表面是亲水性的，光刻胶是疏水性的 分辨率：每mm 内能刻蚀出可分辨的最多线条数，是对光刻工艺中可以达到的最小光刻图形尺寸的一种描述 () 121 -= mm L R 光刻胶分为正胶和负胶 主要有两种光刻胶： 正胶：曝光后显影时曝光部分被溶解，而没有曝光的部分留下来 ——邻叠氮醌类 负胶：曝光后显影时没有曝光部分被溶解，而曝光的部分留下来——聚乙烯醇肉桂酸酯和聚乙烯氧乙基肉桂酸酯 实际工艺中正胶用的比较多，原因如下： a.分辨率高 b.抗干法腐蚀的能力较强 c.抗热处理的能力强 d.可用水溶液显影，溶涨现象小 e.可涂得较厚(2-3um)不影响分辨率，有较好台阶覆盖性 f.适合1：1及缩小的投影光刻 负胶也有一些优点，如: 粘附性好，抗湿法腐蚀能力强等 对比度、光敏度和抗刻蚀能力 ①对比度：对比度会直接影响到曝光后光刻胶膜的倾角和线宽。 光刻胶的对比度越高，光刻胶层的侧面越陡，线宽描述掩模尺寸的准确度就越高。且陡峭的光刻胶在干法刻蚀中可以减小刻蚀过程中的钻蚀效应，从而提高分辨率。 ②光敏度：指光刻胶完成所需图形曝光的最小曝光剂量 曝光剂量（mj/cm2）＝光强（单位面积的功率）×曝光时间 光敏度由曝光效率决定 曝光效率：参与光刻胶曝光的光子能量与进入光刻胶中的光子能量的比值 正胶比负胶有更高的曝光效率，故正胶的光敏度大，光敏度大可减小曝光时间 ③抗刻蚀能力 图形转移时，光刻胶抵抗刻蚀的能力。 光刻胶对湿法腐蚀有比较好的抗腐蚀能力，对大部分的干法刻蚀，光刻胶的抗刻蚀能力则比较差 投影曝光的两个突出优点，≤3um 优点：样品与掩膜版不接触，避免缺陷产生 掩膜板不易损坏，可仔细修整 缺点：结构复杂，工艺要求高，产率低 过刻蚀和选择比计算 湿法和干法刻蚀的优缺点 优点缺点 湿法刻蚀 （液态溶液，化学反应）工艺简单 选择性好 操作方便 各向同性 精细线条难以刻蚀 大量的颗粒污染 化学废液 干法刻蚀 （等离子体， 化学反应＋物理溅射） 较高的各向异性 能形成更小的特征尺寸 等离子体可以容易的开始和结束 温度不敏感 工艺重复性好 更少的颗粒玷污 很少的化学废液 选择性比较差 设备复杂 三种干法刻蚀的对比 ①等离子刻蚀：化学反应，高速率，高选择比，低缺陷，但各向同性 ②溅射刻蚀（粒子铣）：物理溅射，各向异性，低选择比，高缺陷 ③反应粒子刻蚀：化学和物理双重作用，各性能介于二者之间 共同点：都是利用低压状态下气体放电来形成等离子体作为刻蚀基础 不同点：刻蚀系统压力：等>反>溅；温度：等>反>溅；功率：反之；气流等相关可控参数。 优点 缺点 干法刻蚀 分辨率高 各向异性腐蚀能力强 均匀性 重复性好 便于连续自动操作 成本高 选择比一般较低 湿法刻蚀 成本低廉 选择比高 各向同性 腐蚀速率难以控制 第7章 金属化与多层相连 互连线延迟与RC ox m ox m t t l t wl wt l RC 2 ρεερ= ?= 铝的优点，尖楔现象和电迁移及改进方法 ①铝作为互连金属材料的优点： 应用最广泛的互联材料 电阻率低，2.7u Ω?cm 与n +和p +硅或多晶硅的欧姆接触电阻低，10－ 6 Ω/cm 2 与硅和磷硅玻璃的附着性很好 易于淀积和刻蚀 铝作为互连金属材料的缺点： Al/Si 接触的尖楔现象 在较大的电流密度下的电迁移现象 ②Al/Si 接触中的尖楔现象： ()Si Al Si Al n n s A d w Dt Z n n s d w Dt V /2/2???? ? ???=???= 硅向铝中扩散，同时铝也向硅中扩散，形成尖楔，可能会造成pn 结失效 Al/Si 接触的改进方法： a .铝-硅合金金属化引线 b .铝-掺杂多晶硅双层金属化结构 c .铝-阻挡层结构 d .其它方法 减小铝体积 采用Al/阻挡层/Al-Si-Cu 降低Si 在Al 中的扩散系数 ③电迁移现象：在较高的电流密度作用下，互连引线中的金属原子将会沿着电子运动方向进 行迁移，这种现象就是电迁移(EM)。 改进电迁移的方法： a.结构的选择 竹状结构，晶粒间界垂直电流方向 b.铝-铜合金和铝-硅-铜合金 Al- Si（1%~2%）-Cu（4%） 杂质在铝晶粒晶界分凝可以降低铝原子在铝晶界的扩散系数 缺点: 增大了电阻率 不易刻蚀、易受Cl2腐蚀 c.三层夹心结构：工艺复杂 d.寻找新的互连金属材料 铜的优缺点，双大马士革工艺 ①Cu作为互连材料的优点： a.更低的电阻率：1.7uΩ?cm，减小引线的宽度和厚度，减小分布电容，降低了功耗并提 高集成电路的密度 b.降低了互连引线的延迟，提高器件速度 c.抗电迁移性能好，可靠性高 d.没有尖楔现象 ②Cu作为互连材料的缺点： a.缺乏有效的刻蚀金属铜的手段 b.铜在硅和二氧化硅中的扩散系数大，容易造成金属污染 c.铜与二氧化硅的黏附性较差 ③双大马士革工艺流程: a.预清洗 b.刻蚀沟槽或通孔 c.PVD淀积阻挡层（Ta或者TaN） d.PVD或者CVD淀积铜籽晶层 e.电化学镀制备铜体相层，填满通孔或沟槽 f.热退火提高电导率 g.CMP去除沟槽或通孔之外的铜 金属硅化物降低电阻率 低K介质，＜3.5 低K介质材料 介电常数比SiO2低的介质材料，一般小于3.5 降低寄生C，提高速度 K <2.0 2.5-2.8 2.8-3.5 淀积技术 多孔型气凝胶材料 石英气凝胶薄膜材料 多氟的特富龙薄膜材料 PAE 含氟的聚酰亚胺 BCB 有机硅氧烷聚合物 HSQ 掺氟的氧化物 低K的SOG旋涂玻璃 关键工艺：通孔和沟槽刻蚀后的清洗问题 有效清除残留物 对低K介质和通孔底层Cu表面不造成损伤 平坦化工艺：CMP CMP工艺过程 硅片被压在研磨盘上，硅片与研磨盘之间有一层研磨剂，硅片与研磨盘都以一定速率转动，利用研磨剂提供的化学反应和硅片在研磨盘上承受的机械研磨，把硅片表面突出的部分除去，最终实现平坦化。 第8章工艺集成 CMOS反相器工艺流程：9次光刻 反相器采用双阱CMOS，单层金属工艺需要使用9次光刻，分别是： ①阱的制作 ②场区隔离（将整个芯片分成有源区和场区） ③场注入 ④栅的制作 ⑤N+源漏的制作 ⑥P+源漏的制作 ⑦接触孔的制作 ⑧金属层的制作 ⑨钝化层的制作 隔离工艺：LOCOS Si的局部氧化工艺（LOCOS）： 1、在场氧化之前的离子注入：为提高寄生MOSFET的阈值电压。 2、在场氧化中，Si4N3阻挡了氧化层的扩散，使Si3N4下面的Si不被氧化，但是Si3N4的顶部将生长一薄层SiO2。 3、SiO2生长消耗44%的Si，因此最终形成的氧化层是部分凹入的，且台阶平缓，易于后续的薄膜层的覆盖。 电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高 第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。 1.特征尺寸（C r i t i c a l D i m e n s i o n,C D）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。 4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋ H2O ＋O2 → SiO2+H2 ③水汽氧化：Si ＋ H2O → SiO2 ＋ H2 硅的氧化温度：750 ℃～1100℃ 6.硅热氧化过程的分为两个阶段： 第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。 第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足 《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5 1.特征尺寸（Critical Dimension,CD）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 4.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2 ③水汽氧化：Si ＋H2O →SiO2 ＋H2 硅的氧化温度：750 ℃～1100℃ 5.SiO2在集成电路中的用途 ①栅氧层：做MOS结构的电介质层（热生长） ②场氧层：限制带电载流子的场区隔离（热生长或沉积） ③保护层：保护器件以免划伤和离子沾污（热生长） ④注入阻挡层：局部离子注入掺杂时，阻挡注入掺杂（热生长） ⑤垫氧层：减小氮化硅与硅之间应力（热生长） ⑥注入缓冲层：减小离子注入损伤及沟道效应（热生长） 集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液 中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联 1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案： 20XX级《微电子工艺》复习提纲 一、衬底制备 1.硅单晶的制备方法。 直拉法悬浮区熔法 1.硅外延多晶与单晶生长条件。 任意特定淀积温度下，存在最大淀积率，超过最大淀积率生成多晶薄膜，低于最大淀积率，生成单晶外延层。 三、薄膜制备1-氧化 1.干法氧化，湿法氧化和水汽氧化三种方式的优缺点。 干法氧化：干燥纯净氧气 湿法氧化：既有纯净水蒸汽有又纯净氧气 水汽氧化：纯净水蒸汽 速度均匀重复性结构掩蔽性 干氧慢好致密好 湿氧快较好中基本满足 水汽最快差疏松差 2.理解氧化厚度的表达式和曲线图。 二氧化硅生长的快慢由氧化剂在二氧化硅中的扩散速度以及与硅反应速度中较慢的一个因素决定；当氧化时间很长时，抛物线规律，当氧化时间很短时，线性规律。 3.温度、气体分压、晶向、掺杂情况对氧化速率的影响。 温度：指数关系，温度越高，氧化速率越快。 气体分压：线性关系，氧化剂分压升高，氧化速率加快 晶向：（111）面键密度大于（100）面，氧化速率高；高温忽略。 掺杂：掺杂浓度高的氧化速率快； 4.理解采用干法热氧化和掺氯措施提高栅氧层质量这个工艺。 掺氯改善二氧化硅特性，提高氧化质量。干法氧化中掺氯使氧化速率可提高1%-5%。 四、薄膜制备2-化学气相淀积CVD 1.三种常用的化学气相淀积方式，在台阶覆盖能力，呈膜质量等各方面的优缺点。 常压化学气相淀积APCVD：操作简单淀积速率快，台阶覆盖性和均匀性差 低压化学气相淀积LPCVD：台阶覆盖性和均匀性好，对反应式结构要求不高，速率相对 低，工作温度相对高，有气缺现象 PECVD：温度低，速率高，覆盖性和均匀性好，主要方式。 2.本征SiO2，磷硅玻璃PSG，硼磷硅玻璃BPSG的特性和在集成电路中的应用。 USG：台阶覆盖好，黏附性好，击穿电压高，均匀致密；介质层，掩模(扩散和注入)，钝化层，绝缘层。 PSG：台阶覆盖更好，吸湿性强，吸收碱性离子 BPSG：吸湿性强，吸收碱性离子，金属互联层还有用（具体再查书）。 3.热生长SiO2和CVD淀积SiO2膜的区别。 热生长：氧来自气态，硅来自衬底，质量好 集成电路中双极性和CMOS工艺流程 摘要：本文首先介绍了集成电路的发展，对集成电路制作过程中的主要操作进行了简要 讲述。双极性电路和MOS电路时集成电路发展的基础，双极型集成电路器件具有速度高、驱动能力强、模拟精度高的特点，但是随着集成电路发展到系统级的集成，其规模越来越大，却要求电路的功耗减少，而双极型器件在功耗和集成度方面无法满足这些方面的要求。CMOS电路具有功耗低、集成度高和抗干扰能力强的特点。文章主要介绍了双极性电路和CMOS电路的主要工艺流程，最后对集成电路发展过程中出现的新技术新工艺以及一些阻 碍集成电路发展的因素做了阐述。 关键词：集成电路，双极性工艺，CMOS工艺 ABSTRACT This paper first introduces the development of integrated circuits, mainly operating in the process of production for integrated circuits were briefly reviewed. Bipolar and MOS circuit Sas the basis for the development of integrated circuit. Bipolar integrated circuits with high speed, driving ability, simulated the characteristics of high precision, but with the development of integrated circuit to the system level integration, its scale is more and more big.So, reducing the power consumption of the circuit is in need, but bipolar devices in power consumption and integration can't meet these requirements. CMOS circuit with low power consumption, high integration and the characteristics of strong anti-interference ability. This paper mainly introduces the bipolar circuit and CMOS circuit the main technological process.finally, the integrated circuit appeared in the process of development of new technology and new technology as well as some factors hindering the development of the integrated circuit are done in this paper. KEY WORDS integrated circuit, Bipolar process, CMOS process 集成电路制造工艺流程之详细解答 1.晶圆制造( 晶体生长-切片-边缘研磨-抛光-包裹-运输 ) 晶体生长(Crystal Growth) 晶体生长需要高精度的自动化拉晶系统。 将石英矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达0.99999999999。 采用精炼石英矿而获得的多晶硅，加入少量的电活性“掺杂剂”，如砷、硼、磷或锑，一同放入位于高温炉中融解。 多晶硅块及掺杂剂融化以后，用一根长晶线缆作为籽晶，插入到融化的多晶硅中直至底部。然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。 此过程称为“长晶”。 硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。 硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。 切片(Slicing) /边缘研磨(Edge Grinding)/抛光(Surface Polishing) 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。 然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。 包裹(Wrapping)/运输(Shipping) 晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。 晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。 2.沉积 外延沉积 Epitaxial Deposition 在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。 现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD)方法生长硅薄膜。外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。 过去一般是双极工艺需要使用外延层，CMOS技术不使用。 由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多 第一章 1、何为集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、 电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个内，执行特定电路或系统功能。 关键尺寸：集成电路中半导体器件能够加工的最小尺寸。 2、它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越 快，性能越好 3、摩尔定律：、芯片上所集成的晶体管的数目，每隔18个月就翻一番。 4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。 Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度 5、功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附加价值，不 一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。 6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry厂；Fabless：IC 设计公 司；Chipless；Fablite 第二章：硅和硅片的制备 7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性 能 8、CZ法生长单晶硅把熔化的半导体级硅液体变成有正确晶向并且被掺杂成n或p型 的固体硅锭； 9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入； 关键参数：拉伸速率和晶体旋转速度 10、CMOS （100）电阻率：10~50Ω?cm BJT（111）原因是什么？ 11、区熔法？纯度高，含氧低；晶圆直径小。 第三章集成电路制造工艺概况 12、亚微米CMOS IC 制造厂典型的硅片流程模型 第四章氧化；氧化物 12、热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。 13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。 14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好. 水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。 湿氧：氧气携带水汽，故既有Si与氧气反应，又有与水汽反应。氧化速度氧化质量介于以上两种方法之间。 第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。 硅集成电路工艺基础考试复习题，，完全更新版。。。 来源：陈萌的日志 集成电路工艺基础复习提纲 氧化 1、sio2的特性二氧化硅对硅的粘附性好，化学性质比较稳定，绝缘性好 2、sio2的结构，分为哪两种结晶形与不定形二氧化硅 3、什么是桥键氧和非桥键氧连接两个Si-o四面体的氧称为桥键氧；只与一个硅连接的氧称为非桥键氧。 4、在无定形的sio2中，si、o那个运动能力强，为什么？氧的运动同硅相比更容易些；因为硅要运动就必须打破四个si-o键，但对氧来说，只需打破两个si-o键，对非桥键氧只需打破一个si-o键。 5、热氧化法生长sio2过程中，氧化生长的方向是什么？在热氧化法制备sio2的过程中，是氧或水汽等氧化剂穿过sio2层，到达si-sio2界面，与硅反应生成sio2，而不是硅向sio2外表面运动，在表面与氧化剂反应生成sio2 6、Sio2只与什么酸、碱发生反应？只与氢氟酸、强碱溶液发生反应 7、杂质在sio2中的存在形式，分别给与描述解释，各自对sio2网络的影响能替代si-o四面体中心的硅，并能与氧形成网络的杂志，称为网络形成者；存在于sio2网络间隙中的杂志称为网络改变者。 8、水汽对sio2网络的影响水汽能以分子态形式进入sio2网络中，并能和桥键氧反应生成非桥键氢氧基，本反应减少了网络中桥键氧的数目，网络强度减弱和疏松，使杂志的扩散能力增强。 9、为什么选用sio2作为掩蔽的原因，是否可以作为任何杂质的掩蔽材料为什么？ 10、制备sio2有哪几种方法？热分解淀积法，溅射法，真空蒸发法，阳极氧化法，化学气相淀积法，热氧化法等。 11、热生长sio2的特点硅的热氧化法是指硅与氧气或水汽等氧化剂，在高温下经化学反应生成sio2 12、生长一个单位厚度的sio2需要消耗0.44个单位的si 13、热氧化分为哪几种方法？各自的特点是什么？干氧氧化是指在高温下，氧气与硅反应生成sio2。水汽氧化是指在高温下，硅与高纯水长生的蒸汽反应生成sio2。湿氧氧化的氧化剂是通过高纯水的氧气，高纯水一般被加热到95摄氏度左右。 14、实际生产中选用哪种生长方法制备较厚的sio2层？采用干氧-湿氧-干氧相结合的氧化方式 15、由公式2.24，2.25分析两种极限情况，给出解释其一是当氧化剂在sio2中的扩散系数 D sio2很小时（D sio2《k s x0，则的C i→0，C0→C*，在这种情况下，sio2的生长速率主要由氧化剂在sio2中的扩散速度所决定，称这种极限情况为扩散控制；其二，如果扩散系数D sio2很大，则C1=C0=C*/（1+k s/h），sio2生长速率由si表面的化学反应速度控制，称这种极限情况为反应控制。 16、热氧化速率受氧化剂在sio2的扩散系数和与si的反应速度中较快还是较慢的影响？较慢的一个因素决定 17、sio2生长厚度与时间的关系，分别解释x02+Ax0=B（t+τ），当氧化时间很长，即t》τ和t》A2/4B时，则x02=B（t+τ），这种情况下的氧化规律称抛物型规律，B为抛物型速率常数，sio2的生长速率主要由氧化剂在sio2中的扩散快慢决定；当氧化时间很短，即（t+τ）《A2/4B，则x0=B（t+τ）/A，这种极限情况下的氧化规律称线性规律，B/A为线性速率常数，具体表达式B/A=-k s hc*/(k s+h)N1。 硅集成电路基本工艺流程简介 近年来，日新月异的硅集成电路工艺技术迅猛发展，一些新技术、新工艺也在不断地产生，然而，无论怎样，硅集成电路制造的基本工艺还是不变的。以下是关于这些基本工艺的简单介绍。 IC制造工艺的基本原理和过程 IC基本制造工艺包括：基片外延生长、掩模制造、曝光、氧化、刻蚀、扩散、离子注入及金属层形成。 一、硅片制备（切、磨、抛） 1、晶体的生长（单晶硅材料的制备）： 1) 粗硅制备: SiO2+2H2=Si+2H2O99％ 经过提纯:>99.999999% 2) 提拉法 基本原理是将构成晶体的原料放在坩埚中加热熔化，在熔体表面接籽晶提拉熔体，在受控条件下，使籽晶和熔体的交界面上不断进行原子或分子的重新排列，随降温逐渐凝固而生长出单晶体. 2、晶体切片：切成厚度约几百微米的薄片 二、晶圆处理制程 主要工作为在硅晶圆上制作电路与电子元件，是整个集成电路制造过程中所需技术最复杂、资金投入最多的过程。 功能设计à模块设计à电路设计à版图设计à制作光罩 其工艺流程如下： 1、表面清洗 晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。 2、初次氧化 有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力 氧化技术 干法氧化Si(固) + O2 àSiO2(固) 湿法氧化Si(固) +2H2O àSiO2(固) + 2H2 3、CVD法沉积一层Si3N4。 CVD法通常分为常压CVD、低压CVD 、热CVD、电浆增强CVD及外延生长法（LPE）。 着重介绍外延生长法（LPE）：该法可以在平面或非平面衬底上生长出十分完善的和单晶衬底的原子排列同样的单晶薄膜的结构。在外延工艺中，可根据需要控制外延层的导电类型、电阻率、厚度，而且这些参数不依赖于衬底情况。 4、图形转换（光刻与刻蚀） 光刻是将设计在掩模版上的图形转移到半导体晶片上，是整个集成电路制造流程中的关键工序，着重介绍如下： 1）目的：按照平面晶体管和集成电路的设计要求，在SiO2或金属蒸发层上面刻蚀出与掩模板完全对应的几何图形，以实现选择性扩散和金属膜布线。 2）原理：光刻是一种复印图像与化学腐蚀相结合的综合性技术，它先采用照相复印的方法，将光刻掩模板上的图形精确地复印在涂有光致抗蚀剂的SiO2层或金属蒸发层上，在适当波长光的照射下，光致抗蚀剂发生变化，从而提高了强度，不溶于某些有机溶剂中，未受光照的部分光致抗蚀剂不发生变化，很容易被某些有机溶剂融解。然后利用光致抗蚀剂的保护作用，对SiO2层或金属蒸发层进行选择性化学腐蚀，然后在SiO2层或金属蒸发层得到与掩模板(用石英玻璃做成的均匀平坦的薄片，表面上涂一层600 800nm厚的Cr层，使其表面光洁度更高)相对应的图形。 3）现主要采有紫外线(包括远紫外线)为光源的光刻技术，步骤如下：涂胶、前烘、曝光、显影、坚模、腐蚀、去胶。 4）光刻和刻蚀是两个不同的加工工艺，但因为这两个工艺只有连续进行，才能完成真正意义上的图形转移。在工艺线上，这两个工艺是放在同一工序，因此，有时也将这两个工艺步骤统称为光刻。 湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法。 干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。 5) 掺杂工艺（扩散、离子注入与退火） 掺杂是根据设计的需要，将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻欧姆接触，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的三价元素，如硼，或五价元素，如磷、砷等掺入半导体衬底，掺杂方法有两种：(完整版)集成电路工艺原理期末试题
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