七进制异步减法计数器(无效状态为001)序列信号发生器(000111)组合逻辑函数( )
课程设计任务书
学院信息科学与工程
学院
专业电子信息工程
学生姓名学号
设计题目数字电子设计题目：
1、七进制异步减法计数器（无效状态为001）
2、序列信号发生器（000111）
3、组合逻辑函数（B
A
AC
AB
Y+
+
=）
模拟电子设计题目：
1、滞回比较器
2、反向比例运算电路
3、二级放大电路
4、电压串联负反馈
内容及要求：
一．数字电子部分
1．利用触发器和逻辑门电路，设计十三进制同步减法计数器、序列信号发生器2．根据设计电路图进行连线进行验证
3．在multisim环境下分析仿真结果，给出仿真波形图
二．模拟电子部分
1．采用multisim 仿真软件建立电路模型；
2．对电路进行理论分析、计算；
3．在multisim环境下分析仿真结果，给出仿真波形图。
进度安排：
第一周：数字电子设计
第1天：
1．指导教师布置课程设计题目及任务
2．课程设计指导教师就相关问题单独进行指导
3．查找相关资料并且进行电路的初步设计
第2~4天：
1．根据具体设计题目进行最后总体设计
2．课程设计指导教师就相关问题单独进行指导
3．利用实验平台进行课程设计的具体实验
4．指导教师进行验收
第5天：
1．完成课程设计报告
2．指导教师针对课程设计进行答辩
第二周：模拟电子设计
第1天：
1.布置课程设计题目及任务
2.查找文献、资料，确立设计方案
第2~3天：
1. 安装multisim软件，熟悉multisim软件仿真环境
2. 在multisim环境下建立电路模型，学会建立元件库
第4天：
1. 对设计电路进行理论分析、计算
2. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况第5天：
1. 课程设计结果验收
2. 针对课程设计题目进行答辩
3. 完成课程设计报告
指导教师（签字）：
2011 年 6 月22 日分院院长（签字）：
年月日
目录
摘要 (2)
数字电子设计部分
一、课程设计的目的与作用 (3)
1.1课程设计的目的 (3)
1.2课程设计的作用 (3)
二、七进制异步减法计数器（无效状态为001） (3)
2.1基本原理 (3)
2.2系统设计框图 (5)
三、序列信号发生器（000111） (5)
3.1基本原理 (5)
3.2设计的总体框图 (7)
3.3 运行结果 (7)
四、组合逻辑函数（B
+
Y+
=） (8)
A
AC
AB
4.1基本原理 (8)
4.2设计的总体框图 (8)
4.3运行结果 (8)
五、设计总结和体会 (8)
六、参考文献 (8)
模拟电子设计部分
一、课程设计的目的与作用 (9)
二、1.1课程设计的目的 (9)
1.2课程设计的作用 (9)
二、设计任务、及所用multisim软件环境介绍 (9)
2.1设计任务 (9)
2.2multisim软件环境的介绍 (9)
三、电路模型的建立，理论分析与计算及仿真结果总结 (9)
3.1滞回比较器 (9)
3.2反向比例运算电路 (12)
3.3二级放大电路 (14)
3.4电压串联负反馈 (16)
四、设计总结和体会 (18)
五、参考文献 (19)
摘要
本次电子课程设计的主要内容分为数字电子部分和模拟电子部分。其中，数字电子部分为七进制异步减法计数器与序列信号发生器（000111）设计；模拟电子部分为长尾式差分放大电路、滞回比较器、积分运算电路、三角波发生电路。
本次课程设计很好的将书本知识与现代电子仿真技术相结合，通过本次电子技术课程设计，对书本知识有了更深的理解和更好的掌握。
针对电子技术课程设计的特点，本次课程设计采用了加拿大EWB （Electrical Workbench）Multisim软件，既能加强学生对理论知识的掌握及提高解决实际问题的能力, 又能为课堂教学及教学方法和手段的改革增添活力。
EDA就是“Electronic Design Automation”的缩写技术已经在电子设计领域得到广泛应用。发达国家目前已经基本上不存在电子产品的手工设计。一台电子产品的设计过程，从概念的确立，到包括电路原理、PCB版图、单片机程序、机内结构、FPGA的构建及仿真、外观界面、热稳定分析、电磁兼容分析在内的物理级设计，再到PCB钻孔图、自动贴片、焊膏漏印、元器件清单、总装配图等生产所需资料等等全部在计算机上完成。EDA技术借助计算机存储量大、运行速度快的特点，可对设计方案进行人工难以完成的模拟评估、设计检验、设计优化和数据处理等工作。EDA已经成为集成电路、印制电路板、电子整机系统设计的主要技术手段。美国NI公司（美国国家仪器公司）的Multisim 9软件就是这方面很好的一个工具。而且Multisim 9计算机仿真与虚拟仪器技术（LABVIEW 8）（也是美国NI公司的）可以很好的解决理论教学与实际动手实验相脱节的这一老大难问题。学员可以很好地、很方便地把刚刚学到的理论知识用计算机仿真真实的再现出来。并且可以用虚拟仪器技术创造出真正属于自己的仪表。极大地提高了学员的学习热情和积极性。真正的做到了变被动学习为主动学习。这些在教学活动中已经得到了很好的体现。还有很重要的一点就是：计算机仿真与虚拟仪器对教员的教学也是一个很好的提高和促进。
工程师们可以使用Multisim交互式地搭建电路原理图，并对电路行为进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。
关键词：进制、异步、减法、序列、计数器，Multisim，放大电路。
数字电子部分
一、课程设计目的与作用 1.1课程设计目的
1.学会使用数字电子实验平台
2.熟悉各个芯片和电路的接法
3.熟练掌握设计触发器的算法
4.懂得基本数字电子电路的功能，会分析，会设计 二、七进制同步减法计数器（无效状态为001） 2.1基本原理 状态图
000 111 110 101
010 011 100 时序图 CP
Q 2
Q 1
Q 0
卡诺图：
Q
n 12
Q 1n Q 0n Q 2n
00 01 11 10 0 111 xxx 010 000 1
011
100
110
101
Q
n 1
1
+
Q
n 10
+
状态方程：
Q Q
n 2
12
=+
Q
Q Q Q Q
Q
Q
Q Q Q n n 0
2
1
10
1
010
1
1+=+=++
驱动方程：
1
2
1
==K Q Q J
Q K J 0
1
1
==
122
==K J
1．2系统设计框图
Q 1n Q 0n Q 2n
00 01 11 10 0 1 x 0 0 1
1
1
1
Q 1n Q 0n Q 2n
00 01 11 10 0 1 x 1 0 1
1
1
Q 1n Q 0n Q 2n
00 01 11 10 0 1 x 0 0 1
1
1
三、序列信号发生器（000111）
3.1设计内容 状态图
/0 /0 /0 /1 /1
000 001 010 101 110 111
/1
卡诺图
输出Y
Q 1n Q 0n Q 2n
00 01 11 10 0 0 0 1 0 1
1
1
x
x
Q
n 12
+
Q
n 1
1
+
Q
n 10
+
选择触发器：
选用3个CP 下降沿触发的边沿JK 触发器
时钟方程：
CP
CP CP CP ===012
输出方程：
Q Q Q Y 2
1
=
Q 1n Q 0n Q 2n
00 01 11 10 0
001 010 100 011 1
101
000
xxx
xxx
Q 1n Q 0n Q 2n
00 01 11 10 0 1 0 0 1 1
1
x
x
Q 1n Q 0n Q 2n
00 01 11 10 0 0 1 0 1 1
x
x
Q 1n Q 0n
Q 2n
00 01 11 10 0 0 0 1 0 1 1 0 x
x
状态方程：
Q
Q Q Q Q
Q
n 0
1
2
2
12
+=+
Q
Q Q Q Q Q n 0
1
2
1
1
1+=+
Q
Q n 0
10
=+
驱动方程： Q
Q J 0
1
2= Q
K 0
2
=
Q
Q
J 0
2
1
= Q
K 0
1
=
1
00
==K J
3.2设计的电路图
3.3运行结果： 灯的亮灭情况
000（灭） 001（灭） 010（灭） 011（亮） 100（亮） 101（亮） 000（灭）
四，组合逻辑函数（B A AC AB ++）
4.1 基本原理
选择译码器
选择3线-8线译码器74LS138 写标准与非-与非表达式
m m m m m C B A BC A C B A C AB ABC B A AC AB Y 7
6532++++=++++=++=
m m m m m 76532=
确认表达式 A A =
2
=C B
A =1
=B
C
A =0
=A
4.2 设计的总体框图
4.3 运行结果
灯的亮灭情况 ABC 控制 000（灭） 001（灭） 010（亮） 011（亮） 100（灭） 101（亮） 110（亮） 111（亮）
五、设计总结与体会
这次的数电课设让我有好多感受，首先在word 中进行卡诺图与状态图输入情况是遇到不少的困难，才发现自己对word 的不熟悉，现在让我更一步懂得会用word 了。数电课设让我进一步掌握了对数字平台的使用，并且会在multisim 软件环境下仿真数电电路。通过自己的实践，懂得一步一步的发现问题解决问题，最后完成了课设。 六、参考文献
[1].清华大学电子学教研组 杨素行主编《数字电子技术简明教程》 [2].张利萍、王向磊老师编的《数字逻辑实验指导书》
模拟电子部分
一、课程设计的目的与作用
1.1课程设计目的
1.学会在multisim软件环境下建立模型
2.熟悉multisim的基本操作
3.熟练掌握multisim设计出的仿真电路
4.懂得分析仿真结果
1.2课程设计作用
1.滞回比较器
2.反向比例运算电路
3.二级放大电路
4.电压串联负反馈
二、设计任务、及所用multisim软件环境介绍
2.1设计任务
1.滞回比较器
2.反向比例运算电路
3.二级放大电路
4.电压串联负反馈
2.2 multisim软件环境介绍
Multisim是加拿大推出的基于windows的电路仿真软件，由于采用互交式的界面，比较直观，操作方便，具有丰富的元器件库和品种繁多的虚拟仪器，以及强大的分析功能等特点，因而得到了广泛的应用。针对不同的用户，提供了多种版本，我们所用就是教育版的Multisim。
三、电路模型的建立，理论分析与计算及仿真结果总结
3.1滞回比较器
（1）原理图
（2）理论分析与计算
由虚短特点知：I U ==+-U U
利用叠加定理可求得同向输入端的电位为：
O F
22
REF F
2F
U R R R U R R R U ++
+=
+
若原来Z 0U U +=，当I u 逐渐增大时，使O u 从+Z U 跳变为-Z U 所需的门限电平用
+T U 表示，由上式可知
+T U =
Z
F
22
REF F
R R R U R R R U 2F
++
+
若原来Z o U -=u ，当I u 逐渐减小时，使O u 从-Z U 跳变为+Z U 所需的门限电平用
-T U 表示，由上式可知
-T U =
Z F
22
REF F
R R R U R R R -
U 2F
++ 所以门限宽度=?T U +T U --T U =Z F
22U R R R 2+
（3）仿真结果
仿真实验结果与理论值相比较,可看出实际值域理论值几乎相等,并且数据之间近似的存在比例系数的关系。即,比例运算电路实现输出电压与输入电压的比例运算。
3.2反比例运算电路
（1）原理图
（2）理论分析与计算
由虚短、虚断的特点可知：0i i +
-==
根据上面仿真图可知： I F i i =
即：
11F
F
u u u u R R ----=
0u u -+==
01
f
u u R R =
∴ 0
11
f R u
u R =
所以，当u 1=0、u 1=1时，u 0=—2，u 0=—4。
（3）仿真结果
①当输入为直流1伏时：
图2.5.1 当输入为交流1伏时：
图2.5.2
②当输入为直流2伏时：
图2.5.3 当输入为交流2伏时：
上面我们的理论计算得出的结果是当输入为1伏时输出为-2伏当输入为2伏时输出为-4伏。两者基本相等。
3.3二级放大电路
（1）原理图
（2）理论分析与计算
电路的电压放大倍数的理论计算为
???
?
?
?++=
9436
71R R R R R A U 将电路参数带入计算：
63010100100110300=??
?
??++=
U A
（3）仿真结果
由示波器测得，在输入信号为20 Vpp时，输出电压为12.56mV，计算出电路的电压放大倍数为628.这一结果与理论分析基本一致。
3.4电压串联负反馈
（1）原理图
（2）理论分析及计算
1.将开关K断开，电路暂不引入级间反馈。
（1）利用mulitisim的直流工作点分析功能，测量无级间反馈时两级间放大电路的静态工作点，分析结果如下：
(2)加上正弦输入电压，利用虚拟示波器可观察到第一级输出电压波形与输入电压反相，而第二级输出电压波形与输入电压同相。两个放大级的输入波形均无明显的非线性失真。当U i=4.999mv时，利用虚拟仪表可测得U 0=644.624mv。可见，无级间反馈时，两级放大电路总是电压放大倍数为
Au=Uo/Ui=128.95
(3)由虚拟仪表测得，无级间反馈时放大电路的输入电阻为Ri=Ui/Ii=1.587kohm
(4) 将负载电阻RL开路，测得Uo1=1.298v则放大电路无级间反馈时的输出电阻为1.992kohm
2.将k合上，引入电压串联负反馈。
（1加上正弦输入电压，游虚拟示波器看到，同样的输入电压之下，输出电压的幅度明显下降，但波形更好，由虚拟仪表测得，当ui=4.996mv时，uo=50.066mv，则引入电压串联负反馈后，电压放大倍数为。Auf=10.015
则说明引入负反馈后放大倍数减小了
（2）由虚拟仪表测得，当Ui=4.999mv时，Ii=3.014uA则Rif=1.659kohm可见，引入电压串联反馈后输入电阻高了，但与无级间反馈时的Ri相比，提高不少。引入电压串联负反馈只是提高了反馈环路内的输入电阻Ri’f，而Rb11和Rb12不在反馈环路内，不受影响，因此总的输入电阻提高不多。
（3）将负载电阻RL开路，测得Uo’=51.793mv则Rof=68.989kohm可见，引入电压串联负反馈后，输出电阻降低了。
（3）访真结果
电压串联负反馈（K打开）
未引入级间反馈
电压串联负反馈（K合上）
四.仿真总结和体会
通过这次的模电课设，让我熟练掌握了应用multisim软件进行电路的仿真实验，从而看到了好多具体电路的实现过程，同时体会到了动手的快乐。作为一名电子信息工程专业的学生来说，掌握连接电路图，设计和分析电路是很重要的，或许我们以后从事的工作就是和电路有关，需要我们
自己分析处理，学会仿真，这样给我们会带来方便。而且模电在生产生活中也是很重要的，在这次课设中，真的学到很多，而且也得到了许多同学的帮助，通过这次课设我真的学到了很多东西。
五、参考文献
[1].清华大学电子学教研组杨素行主编《模拟电子技术简明教程》
[2].西安电子科技大学出版《multisim及其在电子设计中的应用》
三位二进制减法计数器与74193芯片仿真63进制减法计数器
目录 1 课程设计的目的与作用 (1) 1.1课程设计目的 (1) 2 所用multisim软件环境介绍 (1) 2.1 Multisim软件环境介绍 (1) 2.2 Multisim软件界面介绍 (2) 3设计任务 (3) 3.1设计的总体框图 (3) 3.1.1三位二进制减法计数器的总体框图 (3) 3.1.2 串行序列信号检测器的总体框图 (4) 3.1.3 74193芯片仿真63进制减法计数器原理 (4) 3.2设计过程 (4) 3.2.1 三位二进制同步减法计数器 (4) 3.2.2串行序列信号检测器 (6) 3.2.3 74193芯片仿真63进制减法计数器 (7) 4实验仪器 (7) 4.1三位二进制减法器 (7) 4.2串行序列检测器 (7) 4.3 74193芯片仿真63进制减法器计数 (7) 5仿真结果分析 (8) 5.1三位二进制同步减法计数器的电路原理图及结果 (8) 5.2串行序列信号检测器电路原理图及结果 (11) 5.3 74193芯片仿真63进制减法计数器的电路原理图及结果 (13) 6设计总结和体会 (14) 7参考文献 (15)
1 课程设计的目的与作用 1.1课程设计目的 1.通过Multisim的仿真设计，掌握Multisim软件的基本使用方法； 2.学会在multisim环境下建立电路模型，能进行正确的仿真； 3.通过Multisim的仿真，熟练掌握三位二进制同步加法计数器和串行序列检测器电 路，10000串行序列检测器电路设计； 4.学会分析仿真结果的正确性，与理论计算值进行比较； 5.通过课程设计，加强动手，动脑的能力。 2 所用multisim软件环境介绍 2.1 Multisim软件环境介绍 Multisim是美国国家仪器（NI）有限公司推出的以Windows为基础 的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了 电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的 仿真分析能力。 Multisim 10 启动画面图 工程师们可以使用Multisim交互式地搭建电路原理图，并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容，这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计，这也使其更适合电子学教育。通过Multisim和虚拟仪器技术，PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。 NI Multisim软件结合了直观的捕捉和功能强大的仿真，能够快速、轻松、高效地对电路进行设计和验证。凭借NI Multisim，您可以立即创建具有完整组件库的电路图，并利用工业标准SPICE模拟器模仿电路行为。借助专业的高级SPICE分析和虚拟仪器，您能在设计流程中提早对电路设计进行的迅速验证，从而缩短建模循环。与NI LabVIEW和SignalExpress软件的集成，完善了具有强大技术的设计流程，从而能够比较具有模拟数据的实现建模测量。 突出优点
计数器工作原理及应用
计数器工作原理及应用 除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。 因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。 图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从100 1变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100和1001这六个状态。 如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5. 3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。
计数器原理分析及应用实例
计数器原理分析及应用实例 除了计数功能外，计数器产品还有一些附加功能，如异步复位、预置数（注意，有同步预置数和异步预置数两种。前者受时钟脉冲控制，后者不受时钟脉冲控制）、保持（注意，有保持进位和不保持进位两种）。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。下面我们举两个例子。在这两个例子中，我们分别用同步十进制加法计数器74LS160构成一个六进制计数器和一个一百进制计数器。 因为六进制计数器的有效状态有六个，而十进制计数器的有效状态有十个，所以用十进制计数器构成六进制计数器时，我们只需保留十进制计数器的六个状态即可。74LS160的十个有效状态是BCD编码的，即0000、0001、0010、0011、0100、0101、0110、0111、1000、1001[图5-1]。 图5-1 我们保留哪六个状态呢？理论上，我们保留哪六个状态都行。然而，为了使电路最简单，保留哪六个状态还是有一点讲究的。一般情况下，我们总是保留0000和1001两个状态。因为74LS160从1001变化到0000时，将在进位输出端产生一个进位脉冲，所以我们保留了0000和1001这两个状态后，我们就可以利用74LS160的进位输出端作为六进制计数器的进位输出端了。于是，六进制计数器的状态循环可以是0000、0001、0010、0011、0100和1001，也可以是0000、0101、0110、0111、1000和1001。我们不妨采用0000、0001、0010、0011、0100
和1001这六个状态。 如何让74LS160从0100状态跳到1001状态呢？我们用一个混合逻辑与非门构成一个译码器[图5.3.37b]，当74LS160的状态为0100时，与非门输出低电平，这个低电平使74LS160工作在预置数状态，当下一个时钟脉冲到来时，由于等于1001，74LS160就会预置成1001，从而我们实现了状态跳跃。 图5.3.37b用置数法将74160接成六进制计数器（置入1001） 比这个方案稍微繁琐一点的是利用74LS160的异步复位端。下面这个电路中[图5.3.34]，也有一个由混合逻辑与非门构成的译码器。 图5.3.34用置零法将74LS160接成六进制计数器
三位二进制同步减法计数器
1 三位二进制同步减法计数器的设计(000、010) 1.1 课程设计的目的 1、学会利用触发器和逻辑门电路，实现六进制同步减法计数器的设计 2、学会掌握并能使用常用芯片74LS112、74LS08芯片的功能 3、学会使用实验箱、使用软件画图 4、了解计数器的工作原理 1.2 设计的总体框图 1.3 设计过程 1逻辑抽象分析 CP为输入的减法计数脉冲，每当输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，即输出借位信号。当向高位借来1时应当为8，减一后为7。状态图中，状态为000输入一个CP脉冲，不够减，向高位借1当8，减1后剩7，计数器的状态应由000转为111，同时向高位输出借位信号，总体框图中C为借位信号。 2状态图 状态000、010为无效状态，据分析状态图为： /0 /0 /0 /0 /0 001011100101110111 /1
3 选择触发器，求时钟方程、输出方程和状态方程 ● 选择触发器 由于状态数M=6，触发器的个数n 满足122n n M -≤≤，故n 的取值为3。选用3个 下降沿触发的JK 触发器。 ● 求时钟方程 因为是同步，故012CP CP CP CP === ● 求输出方程 1.3.1 输出C 的卡诺图 根据输出C 的卡诺图可得输出方程为 C=Q 2n Q 1n ● 求状态方程 计数器的次态的卡诺图为
1.3.2 次态210n n n Q Q Q 的卡诺图 各个触发器的次态卡诺图如下： 1.3.3 2n Q 次态卡诺图 1.3.4 1n Q 的次态卡诺图
1.3.5 0n Q 的次态卡诺图 根据次态卡诺图可得次态方程为： Q 2n+1=Q 1n Q 0n +Q 2n Q 1n Q 1n+1= Q 1n Q 0n + Q 2n Q 1n + Q 2n Q 1n Q 0n Q 0n+1 =Q 2n +Q 0n 4 求驱动方程 Q 2n+1 =Q 1n Q 2n + Q 0n Q 1n Q 2n Q 1n+1=Q 0n Q 2n Q 1n +Q 0n Q 2n Q 1n Q 0n+1=Q 2n Q 0n +Q 2n Q 0n 驱动方程是： J 0 = Q 2n K 0 =Q 2n J 1 =Q 0n Q 2n K 1= Q 0n Q 2 J 2 = Q 1n K 2=Q 0n Q 1n 5 检查是否能自启动 将无效状态100、101分别代入输出方程、状态方程进行计算，结果如下：
三位二进制加法计数器、序列信号发生器的设计、用集成芯片设计一个256进制加法计数器
目录 1课程设计的目的与作用 (1) 2设计任务 (1) 2.1同步计数器 (1) 2.2序列信号发生器 (1) 3设计原理 (1) 3.1同步计数器 (1) 3.1.1加法计数器 (2) 3.1.2减法计数器 (2) 3.1.3用集成芯片设计一个256进制的加法器 (2) 3.2序列信号发生器 (3) 4实验步骤 (3) 4.1同步计数器 (3) 4.1.1加法计数器 (4) 4.1.2减法计数器 (7) 4.1.3用集成芯片设计一个256进制的加法器 (10) 4.2序列信号发生器 (11) 5设计总结与体会 (14) 6参考文献 (15)
1课程设计的目的与作用 1.了解同步计数器及序列信号发生器工作原理； 2.掌握计数器电路的分析，设计方法及应用； 3.掌握序列信号发生器的分析，设计方法及应用； 2设计任务 2.1同步计数器 1.使用设计一个循环型3位2进制加法计数器，其中无效状态为（001，010），组合电路 选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 2.2序列信号发生器 1.使用设计一个能循环产生给定序列的序列信号发生器，其中发生序列（1000001），组 合电路选用与门和与非门等。 根据自己的设计接线。 2.检查无误后，测试其功能。 3设计原理 3.1同步计数器 （1）计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 （2）时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，
四位二进制减法计数器
成绩评定表
课程设计任务书
摘要 Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。 本次数电课程设计使用Quartus II仿真环境以及VHDL下载和Multisim 仿真环境来编译实现四位二进制同步减法计数器。在Multisim中选用四个JK 触发器来实现四位二进制减法计数器。运用卡诺图求解时序方程。逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。 关键字：VHDL硬件描述语言、四位二进制减计数器、QUARTUSⅡ、Multisim、
目录 一.课程设计目的 (1) 二.课设题目实现框图 (1) 三.实现过程 (1) （一）VHDL的编译和仿真 (1) 1.建立工程 (1) 2.VHDL源程序 (4) 3.编译及仿真过程................................................................... (6) 4.引脚锁定及下载 (9) 5.仿真结果分析................................................................... (11) （二）电路设计................................................................... . (11) 1求驱动方程................................................................... .. (12) 2.基于Multisim的设计电路图 (15) 3.逻辑分析仪显示的波形 (15) 4.仿结果分析 (16) 四.设计体会 (16) 五.参考文献................................................................... . (17)
七进制加法计数器电路设计
信 息 工 程 分 院 课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣 学 号： 18 指导教师：王连英 完成时间：2015年5月19日 设 计 报 告
七进制计数器电路设计 1.设计要求 a.分别采用反馈清零和反馈置数的方法 b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。 2.设计原理 a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器 由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。 从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。 2.1.1 反馈清零七进制加法计数器循环转状态换图
b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器 对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。 据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示 图2.1.2 反馈清零法七进制加法计数器仿真电路 2.2.1 反馈置数七进制加法计数器循环转状态换图
实验二含异步清零和同步使能的加法计数器
实验二含异步清零和同步使能的加法计数器 一、实验目的 1、了解二进制计数器的工作原理。 2、进一步熟悉QUARTUSII软件的使用方法和VHDL输入。 3、时钟在编程过程中的作用。 二、实验原理 二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下： 在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。 其工作时序如图3-1所示： 图3-1 计数器的工作时序 三、实验内容 本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1～LED11来表示计数的二进制结果。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不同的值模拟计数器的工作时序，观察计数的结果。实验箱中的拨动开关、与FPGA的接口电路，LED灯与FPGA的接口电路以及拨动开关、LED与FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。 数字时钟信号模块的电路原理如图3-2所示，表3-1是其时钟输出与FPGA的管脚连接表。
图3-2 数字时钟信号模块电路原理 信号名称对应FPGA管脚名说明 DIGITAL-CLK A14数字时钟信号送至FPGA的A14 表3-1 数字时钟输出与FPGA的管脚连接表 按键开关模块的电路原理如图3-3所示，表3-2是按键开关的输出与FPGA的管脚连接表。 图3-3 按键开关模块电路原理 信号名称FPGA I/O名称核心板接口管脚号功能说明S[0]PIN_AF5JP1_91‘S1’ Switch S[1]PIN_AH6JP1_93‘S2’ Switch S[2]PIN_AH7JP1_95‘S3’ Switch S[3]PIN_AH8JP1_97‘S4’ Switch S[4]PIN_AG10JP1_99‘S5’ Switch S[5]PIN_AG11JP1_101‘S6’ Switch S[6]PIN_AH14JP1_90‘S7’ Switch S[7]PIN_AG7JP1_92‘S8’ Switch
含有异步清零和计数使能的16位二进制加减可控计数器
1．含有异步清零和计数使能的16位二进制加减可控计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt16 IS PORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END cnt16; ARCHITECTURE bhv OF cnt16 IS SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(EN,RST,UPD) BEGIN IF RST='1' THEN QQ<=(OTHERS=>'0'); --有复位信号清零 ELSIF EN='1' THEN --EN位高电平开始计数IF CLK'EVENT AND CLK='1' THEN IF UPD='1' THEN --当UDP为1加计数 QQ<=QQ+1; ELSE --当UDP不为1减计数 IF QQ > "0" THEN --当减到0时 QQ<=QQ-1; --给QQ全1 ELSE QQ<=(OTHERS=>'1'); END IF; END IF; END IF; END IF; END PROCESS; OUT1<=QQ; END bhv; 图1-1 16位二进制加减可控计数器的RTL图 图1-2 16位二进制加减可控计数器的波形仿真图
2.1 计数器和译码器合起来的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4_YM IS PORT(CLK,RST,ENA:IN STD_LOGIC; COUT:OUT STD_LOGIC; LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END CNT4_YM; ARCHITECTURE BEHV OF CNT4_YM IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,RST,ENA) BEGIN IF RST='1' THEN CQI<=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI<=CQI+1; ELSE CQI<=(OTHERS=>'0'); END IF; END IF; END IF; IF CQI=9 THEN COUT<='1'; ELSE COUT<='0'; END IF; END PROCESS; PROCESS(CQI) BEGIN CASE CQI IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0101"=>LED7S<="1101101"; WHEN"0110"=>LED7S<="1111101"; WHEN"0111"=>LED7S<="0000111"; WHEN"1000"=>LED7S<="1111111"; WHEN"1001"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; END PROCESS; END BEHV; 2.2 计数器和译码器分开的程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSYM IS PORT(CLK,RST,ENA:IN STD_LOGIC; COUT:OUT STD_LOGIC; OUTY:OUTSTD_LOGIC_VECTOR(3 DOWNTO 0)); END JSYM; ARCHITECTURE BEHV OF JSYM IS BEGIN PROCESS(CLK,RST,ENA) V ARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST='1' THEN CQI:=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI<9 THEN CQI:=CQI+1; ELSE CQI:=(OTHERS=>'0'); END IF; END IF; END IF; IF CQI=9 THEN COUT<='1'; ELSE COUT<='0'; END IF; OUTY<=CQI; END PROCESS; END BEHV; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DECL7S IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END DECL7S; ARCHITECTURE BEHV OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN"0000"=>LED7S<="0111111"; WHEN"0001"=>LED7S<="0000110"; WHEN"0010"=>LED7S<="1011011"; WHEN"0011"=>LED7S<="1001111"; WHEN"0100"=>LED7S<="1100110"; WHEN"0100"=>LED7S<="1101101"; WHEN"0101"=>LED7S<="1111101"; WHEN"0110"=>LED7S<="0000111"; WHEN"0111"=>LED7S<="1111111"; WHEN"1000"=>LED7S<="1101111"; WHEN"1010"=>LED7S<="1110111"; WHEN"1011"=>LED7S<="1111100"; WHEN"1100"=>LED7S<="0111001"; WHEN"1101"=>LED7S<="1011110"; WHEN"1110"=>LED7S<="1111001"; WHEN"1111"=>LED7S<="1110001"; WHEN OTHERS=>NULL; END CASE; END PROCESS; END;
同步七进制加法计数器数字电子技能
目 录 1 课程设计的目的............................................................12 计数器设计的总体框图......................................................13 计数器设计过程 (1) 3.1根据题意可画出该计数器状态图：.......................................13.2选择触发器，求时钟方程，画出卡诺图：.................................13.3根据卡诺图写出状态方程：.............................................33.4求驱动方程：.........................................................33.5检查电路能否自启动：.................................................44 173进制加法计数器 (4) 4.1写出和的二进制代码.............................................41 N S N S 5 设计的逻辑电路图. (4) 5.1同步七进制加法计数器.................................................45.2 173进制加法计数器...................................................56 设计的芯片原理图..........................................................66 实验仪器..................................................................77 总结与体会. (7) 参考文献 (8)
三位二进制减法计数器设计
目录 1课程设计的目的与作用 (2) 2 设计任务、及所用multisim软件环境介绍 (2) 2.1 设计任务 (2) 2.1.1减法计数器 (2) 1.2.2串行序列信号发生器 (2) 1.2.3 24进制计数器 (3) 2.2 multisim软件环境介绍 (3) 3 时序逻辑电路的基本设计方法 (8) 3.1 同步计数器 (8) 3.2序列信号发生器 (10) 3.3 24进制计数器 (10) 4 设计步骤 (11) 4.1 同步计数器 (11) 4.2 序列信号发生器 (13) 4.3 24进制计数器 (14) 5仿真结果分析 (15) 5.1 3位二进制同步减法计数器仿真结果 (15) 5.2 串行序列发生器仿真结果 (16) 5.3 24进制计数器仿真结果 (17) 5.3 结果分析 (18) 6设计总结和体会 (19) 7参考文献 (20)
1课程设计的目的与作用 1．了解同步计数器，序列信号发生器和N进制计数器工作原理； 2．掌握计数器电路的分析，设计方法及应用； 3．掌握序列信号发生器的分析，设计方法及应用； 4．掌握N进制计数器的分析，设计方法及应用； 5．学会正确使用JK触发器。 2 设计任务、及所用multisim软件环境介绍2.1 设计任务 2.1.1减法计数器 1. 设计一个循环型3位2进制减法计数器，其中无效状态为（001，110）。 2. 根据同步计数器原理设计减法器的电路图。 3. 根据电路原理图使用Multisim进行仿真。 4. 将电路图进行实际接线操作。 5. 检查无误后，测试其功能。 1.2.2串行序列信号发生器 1.设计一个序列信号发生器，其号序列为（101100）。 2.根据序列发生器原理设计发生器的原理图。 3.根据电路原理图使用Multisim进行仿真。
实验7 74ls160组成n进制计数器
实验7 74ls160组成n进制计数器 一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表 如表1所示。由表1可知，74161具有以 下功能： ①异步清 零 当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置 零，称为异步清零。
②同步并 行预置数 在CR=1的条件下，当 LD(L O A D’)=0、且有时 钟脉冲C P的上升沿 作用时，D0、D1、D2、D3输入端的数据将 分别被Q0～Q3所接 收。由于这个置数操 作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计 数器，所以称为同步 并行置数。 ③保持 在CR=LD=1的条件 下,当E N T=E N P=0,即 两个计数使能端中有 0时,不管有无C P脉 冲作用，计数器都将 保持原有状态不变 (停止计数)。需要说 明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。
④计数 当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开 始，连续输入16个计 数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电 平跳变至低电平。可 以利用R C O端输出的 高电平或下降沿作为 进位输出信号。 连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状 态开始计数，当输入 第6个C P脉冲（上
三位二进制同步减法计数器(无效状态：000、111)电压串联负反馈放大电路
课程设计任务书
目录 1. 数字电子设计部分 (1) 1.1 课程设计的目的与作用 (1) 1.2设计任务： (1) 1.2.1同步计数器 (1) 1.2.2串行序列信号检测器 (1) 1.3设计原理： (2) 1.3.1同步计数器 (2) 1.3.2串行序列信号检测器 (2) 1.4实验步骤： (3) 1.4.1同步计数器： (3) 1.4.2串行序列检测器 (6) 1.5设计总结和体会 (9) 1.6参考文献 (10) 2．模拟电子设计部分 (11) 2.1课程A设计的目的与作用 (11) 2.1.1课程设计 (11) 2.2 设计任务、及所用multisim软件环境介绍 (11) 2.2.1 设计任务：负反馈放大电路的基本框图 (11) 2.2.2 Multisim软件环境的介绍 (12) 2.3电路模型的建立 (15) 2.4理论分析及计算 (15) 2.4.1电路反馈类型的判断 (15) 2.4.2对电压串联负反馈电路的理论分析 (16) 2.5仿真结果分析 (19) 2.6设计总结和体会 (23) 2.7 参考文献 (24)
1. 数字电子设计部分 1.1课程设计的目的与作用 1．了解同步计数器及序列信号发生器工作原理； 2．掌握计数器电路的分析，设计方法及应用； 3．掌握序列信号发生器的分析，设计方法及应用； 4．学会正确使用JK触发器。 1.2设计任务： 1.2.1同步计数器 1. 使用设计一个循环型3位2进制同步减法计数器，其中无效状态为（000,111），组合 电路选用与门和与非门等。 2. 根据同步计数器原理设计减法器的电路图。 3. 根据电路原理图使用Multisim进行仿真。 4. 将电路图进行实际接线操作。 5. 检查无误后，测试其功能。 1.2.2串行序列信号检测器 1.使用设计一个序列信号检测器，其中序列为（1110），组合电路选用与门和与非门等。 2.根据序列发生检测器原理设计检测器的原理图。 3.根据电路原理图使用Multisim进行仿真。 4.将电路图进行实际接线操作。 5.检查无误后，测试其功能。
电子线路异步二进制计数器教案
异步二进制计数器 【教学目标】 1、知识目标： （1）理解异步二进制计数器的功能； （2）掌握异步二进制计数器的电路结构； （3）理解异步二进制计数器的工作原理。 2、能力目标： （1）提高实践动手能力； （2）提高思考问题、分析问题的能力。 3、情感目标：激发学习兴趣。 【教学重难点】 重点： （1）异步二进制计数器的功能； （2）异步二进制计数器的电路结构； 难点： （1）仪器使用、实践技能； （2）异步二进制计数器的工作原理。 【授课方式】 理实一体化 【教学过程】 【复习引入】 这节课我们来学习一种常见的时序逻辑电路，叫做计数器。计数器是怎样构成的，它能实现什么功能呢？今天我们通过做一个实验，让大家从实验中来发现和总结计数器的功能和工作原理。 做实验之前，我们首先来复习一下JK边沿触发器及其逻辑功能：
1、观察图中符号，CP 脉冲的有效触发边沿是它的什么边沿？ （下降沿） 2、置0端和置1端是什么电平或脉冲有效？ （低电平） 触发器正常工作时，置0端和置1端应给予高电平还是低电平？ （高电平） 3、TTL 数字集成电路输入端悬空可视为输入什么？ （高电平） 4、JK 触发器的逻辑功能？填入上表。特别注意当JK 输入都为1时，触发器实现的是什么功能？ 【新课】 一、实践准备： （一）实验器材： 异步二进制计数器实验电路板一块、EE1640C 函数信号发生器/计数器一台、YJ56-1双路稳压电源一台、万用表一架、导线、电烙铁及焊锡。 （二）认识电路板： 1、双JK 触发器集成电路74LS112的管脚排列： 2、请同学们对照管脚排列图理解元件接线图： J K Qn 功能 0 0 Qn 保持 1 1 n Q 翻转 0 1 0 置0 1 1 置1
三位二进制减法计数器的设计
目录 1设计目的与作用 (1) 设计目的及设计要求 (1) 设计作用 (1) 2设计任务 (1) 3三位二进制减法计数器的设计 (1) 设计原理 (1) 设计过程 (2) 4 74161构成227进制同步计数器并显示 (4) 设计原理 (4) 设计过程 (4) 5仿真结果分析 (5) 三位二进制减法计数器仿真结果 (5) 74161构成227进制同步计数器的仿真结果 (8) 6设计总结 (8) 7参考文献 (9)
1设计目的与作用 设计目的及设计要求 按要求设计三位二进制减法计数器（无效状态001，011）及用74161构成227进制同步计数器并显示，加强对数字电子技术的了解，巩固课堂上学到的知识，了解计数器，并且加强对软件multisim的了解。 设计作用 multisim仿真软件的使用，可以使我们对计数器及串行检测器有更深的理解，并且学会分析仿真结果，与理论结果作比较。加强了自我动手动脑的能力。 2设计任务 1.三位二进制减法计数器（无效状态001，011） 构成227进制同步计数器并显示 3三位二进制减法计数器的设计 设计原理 设计一个三位二进制减法计数器（无效状态001，011） 000 /0010 /0100 /0101 /0110 /0 111
/1 排列n n n 210 Q Q Q 图 状态图 设计过程 a ．选择触发器 由于JK 触发器的功能齐全，使用灵活，在这里选用3个CP 上升沿触发的边沿JK 触发器。 b ．求时钟方程 采用同步方案，故取012CP CP CP CP === c ．求状态方程 由所示状态图可直接画出电路次态n+1n+1n+1 210Q Q Q 卡诺图。再分解开便可以得到如图各触 发器的卡诺图。 Q 1n Q 0n Q 2n 00 01 11 10 1 图次态n+1 n+1n+12 10Q Q Q 卡诺图 Q 1n Q 0n Q 2n 00 01 11 10
三位二进制减法计数器精选文档
三位二进制减法计数器 精选文档 TTMS system office room 【TTMS16H-TTMS2A-TTMS8Q8-
成绩评定表 课程设计任务书
目录
1 课程设计的目的与作用 1.了解同步计数器及序列信号发生器工作原理； 2.掌握计数器电路的分析，设计方法及应用； 3.掌握序列信号发生器的分析，设计方法及应用 2 设计任务 三位二进制同步减法计数器 1.设计一个循环型三位二进制减法计数器，其中无效状态为（000，110），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 串行序列发生器的设计 1.设计一个能循环产生给定序列的串行序列信号发生器，其中发生序列（1101），组合电路选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。 基于74191芯片仿真设计54进制减法计数器并显示计数过程 1.设计一个基于74191芯片仿真设计54进制减法计数器并显示计数过程，组合电路部分选用与门和与非门等。 2.根据自己的设计接线。 3.检查无误后，测试其功能。
3设计原理 三位二进制减法计数器 1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。 是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 串行序列发生器的设计 1.序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。 2.计数型序列信号发生器是在计数器的基础上加上反馈网络构成。要实现序列长度为M 序列信号发生器。其设计步骤为： a.先设计一个计数模值为M的计数器； b.再令计数器每一个状态输出符合序列信号要求； c.根据计数器状态转换关系和序列信号要求设计输出组合网络 3.3 74191芯片仿真设计54进制减法计数器并显示计数过程 1.写出的二进制代码 2.求归零逻辑 3.异步置数的值
由JK触发器组成的4位异步二进制加法计数器
由JK触发器组成的4位异步二进制加法计数器由JK触发器组成的4位异步二进制加 法计数器 必须满足二进制加法原则:逢二进一(1+1=10，即Q由1加1?0时有进位);各触发器应满足两个条件:每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。控制触发器的CP端，只有当低位触发器Q由1?0(下降沿)时，应向高位CP 端输出一个进位信号(有效触发沿)，高位触发器翻转，计数加1。由JK触发器组成4位异步二进制加法计数器。 ? 逻辑电路JK触发器都接成T′触发器，下降沿触发。 图1 由JK触发器组成的4位异步二进制加法计数器 (a)逻辑图;(b)工作波形 ? 工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0,0000状态。在计数过程中，为高电平。只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。 ? 状态转换顺序表如下表所示。电路为十六进制计数器。? 工作波形(又称时序图或时序波形)如图1所示. 输入的计数脉冲每经一级触发器，其周期增加一倍，即频 率降低一半。一位二进制计数器就是一个2分频器，16进制 计数器即是一个16分频器。四位二进制加法计数器状态转 换顺序表: 计数顺序 计数器状态 Q3 Q2 Q1 Q0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0
0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 图2为由D触发器组成的4位异步二进制加法计数器的逻辑图。由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。其工作原理与上类似。 图2 由D触发器组成的4位异步二进制加法计数器