一个十字路口的交通灯控制系统-EDA交通灯课程设计

目录

前言 (4)

1设计任务 (4)

2题目分析与整体构思 (4)

2.1交通灯控制器应具备的功能 (4)

2.2实现方案 (4)

3硬件电路设计 (5)

3.1分频器的设计 (5)

3.2控制器的设计 (6)

3.3计数器的设计 (7)

3.4分位译码电路的设计1 (7)

3.5分位译码电路的设计2 (7)

3.6数码管驱动的设计--绿灯和红灯驱动 (8)

3.7数码管驱动的设计--黄灯驱动 (8)

3.8顶层连接文件及仿真 (9)

4程序设计 (10)

4.1分频器的设计 (10)

4.2控制器的设计 (11)

4.3计数器的设计 (13)

4.3.1绿灯计数器的设计 (13)

4.3.2红灯计数器的设计 (14)

4.3.3黄灯计数器的设计 (15)

4.4分位译码电路的设计1 (16)

4.5分位译码电路的设计2 (17)

4.6数码管驱动的设计 (18)

4.6.1红绿灯数码管驱动的设计 (18)

4.6.2黄灯数码管驱动的设计 (19)

5硬件测试 (19)

6引脚锁定 (20)

7心得体会 (21)

8参考文献 (23)

前言

伴随着社会的发展以及人类生活水平的提高,汽车的数量在D 的DEA 技术的发展和应用领域的扩大与深入，EDA 技术在电子信息，通信，自动，控制及计算机应用等领域的重要性日益突出。随着技术市场与人才市场对DEA 的不断的增加,交通的问题日益突出，单单依靠人力来指挥交通已经不可行了,所以，设计交通灯来完成这个需求就显的越加迫切了.为了确保十字路口的行人和车辆顺利、畅通地通过,往往采用电子控制的交通信号来进行指挥。以下就是运用数字电子设计出的交通灯：其中红灯亮,表示该条路禁止通行；黄灯亮表示停车；绿灯亮表示允许通行。

交通管理器工作流程图：

1、设计任务

设计一个十字路口的交通灯控制系统，用实验平台上的LED 发光二极管显示车辆通过的方向（甲车道和乙车道各一组），用数码管显示该方向的亮灯时间。要求：交通灯按正常状态依次点亮红、黄、绿灯，交警可以根据路口车流量的情况分别设置红、绿、黄灯持续点亮的时间。在红、绿灯点亮时，能够显示其点亮持续的时间。

2、题目分析与整体构思

2.1交通灯控制器应具备的功能

设甲车道和乙车道方向的车流量大致相同，因此红、黄、绿灯的时长也相同，考虑到黄灯的作用是警示已过停车线的司机尽快离开路口，而路口总宽度不变，因此将其固定为5 秒，而红灯亮的时间等于绿灯亮的时间加上黄灯亮的时间，因此紧对绿灯点亮时间进行设置就可以同时改变红灯亮的时间，这里将绿灯所能设置的最长时间设置为40 秒即（0

2.2实现方案

2.2.1从题目中计数值与交通灯的亮灭的关系如图（1）所示：

图（1）

2.2.2交通灯控制器系统框图如图 2 所示：

3、硬件电路设计

3.1分频器的设计

分频器实现的是将高频时钟信号转换成低频的时钟信号，用于触发控制器和计数器。该分频器实现的是一千分频，将一千赫兹的时钟信号分频成一赫兹的时钟信号。生成的 Symbol 文件如图 3 和仿真波形如图 4 所示。

图(3)

图（2）

图（4）

3.2 控制器的设计

控制器的作用是根据计数器的计数值及 t1 的输入数据控制发光二极管的亮、灭， 以及输出正计时数值给七段数码管的分位译码电路。本控制器是利用时钟沿的下降沿读取前级计数器的计数值，然后作出反应；生成的实体模块如图 5 和仿真波形如图 6 所示。

3.3 计数器的设计

计数器 1 的计数范围为由 t1 引脚输入。计到t1 后，下一个时钟沿恢复到 0，开始下一轮计数。仿真波形如图当 t1 取 7 时，计数器计数到 7 后清零。实体模块如图 7 和仿真波形如图 8。计数器 2 和计数器 3 的实体模块如图 9 和图 10 所示。

图（5

）

图（7）

图（9） 图（10）

图（6）

图（8）

3.4分位译码电路的设计--1

由于控制器输出的正计时数值可能是 1 位或者 2 位十进制数，因此在七段数码管的译码电路前要加上分位电路（即将其分成 2 个 1 位的十进制数，如40 分成 4 和 0，5 分为0 和5）。

与控制器一样，分位电路同样可以由时钟驱动，也可以设计成纯组合逻辑电路。控制器中，引入了寄存器。本电路中分位电路使用组合逻辑电路实现。生成的实体模块如图 11 及仿真波形如图 12。

图（11）

图（12）

3.5分位译码电路的设计—2

分位译码电路 2 和分位译码电路 1 的功能是一样的，为了区别两个不同的引脚

NumC[3..0]和 NumD[3..0]因此再设计一个电路，只是引脚名的名称不同，如图 13。

图（13）

3.6数码管驱动的设计——绿灯和红灯驱动

要求数码管共阳极连接（共阳极的公共端为低电平时，LED 不亮），在设计中为每个数码管都添加了一个驱动电路，在使用时通过调用模块来实现。本模块设计为时序逻辑电路，采用下降沿触发。实体模块如图 14 和仿真波形如图 15。

图（14）

图（15）

3.7数码管驱动的设计——黄灯驱动

由于黄灯固定时间是 5 秒，因此变化范围是 0 至 5 秒，七段数码管只要能显示 0-5 的数就行了，所以单独用一个数码管驱动。实体模块如图 16 和仿真波形如图 17。

3.8 顶层连接及其仿真

交通灯控制器的顶层文件连接图如图 18 和仿真波形如图 19。

图（16

）

图（17）

图（18）

图（19）

对图18 和19 的解释：在图18 中，绿灯计数器直接接分位译码器1，红灯计数器直接接分位译码器2，每个译码器分别接两个驱动电路，然后接输出。左边5 个驱动器接的数码管显示的是甲车道各个灯亮的时间，右边5 个驱动器接的数码管显示的是乙车道各个灯亮的时间。在19 图中可以看出甲、乙车道绿灯亮的时间加上黄灯亮的时间等于甲车道红灯灭的时间。同时我们可以看出该系统满足我们所需的要求。

4、程序设计

4.1分频器的设计

library ieee;

use ieee.std_logic_1164.all;

entity fredevider is ----------分频器

port

(clkin:in std_logic;

clkout:out std_logic);

end;

architect ure devider of fredevider is

constant N:integer:=499;

signa l counter:integer range 0 to N;

signa l Clk:std_logic;

begin

process(clkin)

begin

if rising_ed ge(clkin)then

if Counter=N then

counter<=0;

clk<=not clk;

else

counter<=counter+1;

end if;

end if;

end process;

clkout<=clk;

end;

4.2控制器的设计

控制器的作用是根据计数器的计数值控制发光二极管的亮、灭，以及输出正计时数值给七段译码管的分译码电路。

library ieee;

use ieee.std_logic_1164.all;

entity control is -----------控制器

port (clk :in std_logic;

c1,c2,c3:out std_logic; ------计数器工作时能信号，为1 时计数

w1,w2,w3:in std_logic; ------计数器指示信号，在计数过程中，相应的

指示信号为0，计数结束时为1

r1,r2 :out std_logic; ------分别为甲乙车道红灯

y1,y2 :out std_logic; -------分别为甲乙车道黄灯

g1,g2 :out std_logic; ------分别为甲乙车道绿灯

reset :in std_logic); -------复位信号，高电平有效

end control ;

architect ure a of control is

type state_space is (s3,s2,s1,s0) ; -----四种状态

signa l state : state_space ;

begin

process (clk)

begin

if reset='1' then

state<=s0; --------复位时状态为S0

else if (clk'event and clk='1') then -------时钟上升沿到来

case state is

when s0=>

if w1='1' then

state<=s1;

end if ;

when s1=>

if w2='1' then

state<=s2;

end if ;

when s2=>

if w3='1' then

state<=s3;

end if ;

when s3=>

if w2='1' then

state<=s0;

end if ;

end case;

end if;

end if;

end process;

c1<='1'when state =s0 else '0';

c2<='1'when state =s1 or state =s3 else '0';

c3<='1'when state =s2 else '0';

r1<='1'when state =s1 or state =s0 else '0';

y1<='1'when state =s3else '0';

g1<='1'when state =s2 else '0';

end a ;

4.3计数器的设计4.3.1绿灯计数器library ieee; r2<='1'when state =s2 or state =s3 else '0'; y2<='1'when state =s1 else '0';

g2<='1'when state =s0 else '0';

use ieee.std_logic_1164.all;

entity counter1 is

port (clk :in std_logic;

enable :in std_logic;

t1 :in integer range 0 to 40 ; -------绿灯可设置亮的时间

c1 :out std_logic);

end counter1 ;

architect ure a of counter1 is

begin

process (clk)

variable cnt : integer range 0 to 40 ; -----变量cnt 定义为常数，取值范围为0

到40

begin

if (clk'event and clk='1') then -----时钟上升沿到来

if enable='1'and cnt

cnt:=cnt+1; ------加计数

end if ; else

cnt:=0;

if cnt=t1 then

c1<='1'; ---------乙道开始通行，S0 状态else

c1<='0';

end if ;

end if ;

end process;

end a ;

library ieee;

use ieee.std_logic_1164.all;

entity counter2 is

port (clk :in std_logic;

enable :in std_logic;

t1 :in integer range 0 to 40 ;

c2 :out std_logic);

end counter2 ;

architect ure a of counter2 is

constant y:Integer:=5; ---------黄灯固定时间为5 秒

signa l t2 : integer range 0 to 45; -------红灯亮的时间

begin

process (clk)

variable cnt : integer range 0 to 45 ; ----------变量cnt 定义为常数，取值范围为0

到45

begin

t2<=t1+y;

if (clk'event and clk='1') then -------时钟上升沿到来

if enable='1'and cnt

cnt:=cnt+1;

end if ; else

cnt:=0;

if cnt=t2 then

c2<='1'; -------工作在S1 或S3 状态else

c2<='0';

end if ;

end if ;

end process;

end a;

library ieee;

use ieee.std_logic_1164.all;

entity counter3 is

port (clk :in std_logic;

enable :in std_logic;

c3 :out std_logic;

m3 :out integer range 0 to 5 );

end counter3;

architect ure a of counter3 is

begin

process (clk)

variable cnt : integer range 0 to 5 ; -------变量cnt 定义为常数，取值范围为0

到 5

begin

if (clk'event and clk='1') then -----时钟上升沿到来

if enable='1'and cnt<5 then -----使能信号为1，并且cnt 小于5 时

cnt:=cnt+1; ------加计数

end if ; else

cnt:=0;

if cnt=5 then

c3<='1'; ---------工作在 S2 状态else

c3<='0';

end if ;

end if ;

m3<=cnt;

end process;

end a ;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY Fenwei1 IS

PORT

(Numin:IN integer RANGE 0 TO 45;

NumA,NumB:O UT Integer RANGE 0 to 9 -------绿灯亮的时间，十位和个位数字);

END;

ARCHITECTURE behavior OF Fenwei1 IS

BEGIN

process(Numin)

BEGIN

IF Numin>=40 THEN -------输入计时数据大于 40

NumA<=4; -------把十位数字送给A

NumB<=Numin-40; -------把个位数字送给B

ELSIF Numin>=30 THEN

NumA<=3;

NumB<=Numin-30;

ELSIF Numin>=20 THEN

NumA<=2;

NumB<=Numin-20;

ELSIF Numin>=10 THEN

NumA<=1;

NumB<=Numin-10;

ELSE

NumA<=0;

NumB<=Numin;

END IF;

END PROCESS;

END;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY Fenwei2 IS

PORT

(Numin:IN integer RANGE 0 TO 45;

NumC,NumD:O UT Integer RANGE 0 to 9 -----红灯亮的时间，十位和个位);

END;

ARCHITECTURE behavior OF Fenwei2 IS

BEGIN

process(Numin)

BEGIN

IF Numin>=40 THEN

NumC<=4;

NumD<=Numin-40;

ELSIF Numin>=30 THEN

NumC<=3;

NumD<=Numin-30;

ELSIF Numin>=20 THEN

NumC<=2;

NumD<=Numin-20;

ELSIF Numin>=10 THEN

NumC<=1;

NumD<=Numin-10;

ELSE

NumC<=0;

NumD<=Numin;

END IF;

END PROCESS;

END;

4.6数码管驱动的设计

4.6.1红绿灯驱动

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY qudong IS

PORT

(clk:in STD_LOGIC;

enable :in std_logic;

data:IN integer RANGE 0 TO 9; ------输入数字

segout: out STD_LOGIC_VECTOR(6 downto 0)); -------七段显示器输出END;

ARCHITECTURE behavior OF qudong IS

BEGIN

process(Clk,data)

BEGIN

IF falling_edge(Clk) and enable='1' then ------下降沿到来和使能信号为 1 时case data is

when 0=>segout<="1111110";

when 1=>segout<="0110000";

when 2=>segout<="1101101";

when 3=>segout<="1111001";

when 4=>segout<="0110011";

when 5=>segout<="1011011";

when 6=>segout<="0011111";

when 7=>segout<="1110000";

when 8=>segout<="1111111";

when 9=>segout<="1110011";

when others =>null;

END CASE;

END IF;

END PROCESS;

END;

4.6.2黄灯驱动

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY HDqudong IS ---------黄灯驱动

PORT

(clk:in STD_LOGIC;

enable :in std_logic;

data:IN integer RANGE 0 TO 5; ------黄灯变化范围

segout: out STD_LOGIC_VECTOR(6 downto 0));

END;

ARCHITECTURE behavior OF HDqudong IS

BEGIN

process(Clk,data)

BEGIN

IF falling_edge(Clk) and enable='1' then

case data is

when 0=>segout<="1111110";

when 1=>segout<="0110000";

when 2=>segout<="1101101";

when 3=>segout<="1111001";

when 4=>segout<="0110011";

when 5=>segout<="1011011";

when others =>null;

END CASE;

END IF;

END PROCESS;

END;

5﹑硬件测试

把顶层文件连接图进行编译仿真后就可以进行硬件测试了，我们所用的仿真实验箱是GW48 系列SOPC/EDA 实验开发系统（杭州康芯电子有限公司

现代DSP 实验开发系统）。在实验箱中因为有 1HZ 的频率并且自带译码器，所以在下载时用的顶层文件连接图就把分频器和译码器驱动电路给去掉了,

如图（20），在实验过程中由于数码管不够，图中5 个数码管显示的是一个车道的绿、红、黄灯时间。

图（20）

6、引脚锁定

在下载之前，要进行引脚的锁定，我们用的是模式 5，各个端口的引脚

锁定如图 21。