MIL-STD-1553B数据总线协议

1 绪论

1.1 引言

随着科技的发展及战争的需要，战车、舰船、飞机等武器平台上电子设备越来越多，越来越复杂，于是将电子设备按一定的协议联网加以有效地综合，使之达到资源和功能共享已成为必然的要求。电子综合的支撑技术是联网技术，而武器平台上的联网技术不同于一般的局域网络技术，它特别强调网络的可靠性和实时性[1]。1553B总线最初是在七十年代末为适应飞机的发展由美国提出的飞机部电子系统联网标准，其后由于它的高可靠性和灵活性而在其他的机动武器平台上也得到了较广泛的应用。

MIL-STD-1553B是70年代发展起来的“飞机部时分制指令响应式多路传输数据总线”,它具有可靠性高、速度快、反应灵敏、双冗余等特点,特别适用于快速反应武器系统[2]。虽然其传输速率只有1Mbit/s,但它并没有因后来发展起来的高速网遭淘汰, 而是随微电子技术和计算机技术的发展而不断提高。世界上许多集成电路公司和厂家都不断开发和生产集成度更高、通用性更强的1553B总线系列器件。这些器件优化了1553B总线通讯接口,减轻了主机的通讯负担,从而提高了系统的可靠性[3]。

1.2国外1553B总线研究发展状况及涉及领域

随着时代的发展，对于增加飞机推力、改善气动性能等技术的成熟，航空系统设计任务的重点，逐渐集中在飞机部的电子设计上。与此同时，信息工程、计算机技术、控制技术、电子技术都有了长足的进步。航空电子综合化技术就是在这样的背景下产生的[3]。技术的核心问题是实现信息采集、处理、分配、存储的一个系统。MIL-STD-1553B多路总线是综合化航空电子系统设备间的数据交换纽带，它将所有的综合化航空电子子系统连接在一起，共同构成具有特殊性的分布式计算机网络，从而实现综合系统部的信息共享和系统综合化控制。

航空电子系统中，不仅需要不同的硬件接口来应付不同的航空设备，而且航空设备部接口连线也十分复杂和混乱，可靠性能也不高[3]。为了解决这个状况，提出了在航空电子系统中使用数据总线，使得不同的航空电子设备之间能够互相通信。美国军方提出的MIL-STD-1553B数据总线协议就是在航空电子综合化技术发展过程中形成的现代航空机载系统设备互联的网络接口标准。从推出到现在，经过三十多年的发展，1553B总线技术也在不断的改进。目前1553B总线已经成为在航空航天领域占统治地位的总线标准。

国对1553B 总线协议进行了跟踪研究,制定了相应的国军标GJB289A,科研院所和相关单位在这方面做了大量的工作，也取得了一定的成绩。如恩菲特公司自主研发的eph31580 型芯片[1]。如图1.2所示：

图1.1恩菲特eph31580 型芯片

1.3本论文的研究容及安排

从接口实现的具体功能出发，采用自顶向下的设计思想，结合大型可编程逻辑器件的特点，提出了一种基于FPGA的1553B总线接口系统的设计方法。对系统进行了总体分析及结构设计，使用硬件描述语言VHDL对设计进行了描述，最后在FPGA 上进行了实现。

1553B总线系统的关键核心部分是总线接口芯片，在充分检索相关资料后，对MIL-STD-1553B数据总线协议进行分析研究，设计基于FPGA的1553B总线控制器，并要设计预留工作方式选择信号及控制信号，以可将总线控制器、远程终端接口、总线监视器结合起来以达到通用航空总线接口的功能。完成相应的软件系统语言程序最后经综合和仿真验证后，在特定的FPGA中实现。

采取的设计步骤安排如下：

第1章：主要阐述了MIL-STD-1553B总线技术的国外发展情况以及相关领域的运用。第2章：查找一些MIL-STD-1553B数据总线协议的资料，并对其进行初步的制定步骤。

第3章：结合相关书籍和设计方法对1553B总线接口提出总体的设计方案。

第4章：应用1553B总线接口的具体设计与实现FPGA，并最后对其中每个小模块的设计作详细的设计。

第5章：1553B总线接口试验分析，主要介绍总线接口芯片测试系统设计及其测试的

结果分析以及系统性能分析。

第6章：总结了本文的研究设计工作，并对将来进一步的工作做了展望。

2 MIL-STD-1553B数据总线协议简介

2.1 1553B数据总线的应用和特点

由于其传输速率高，设备之间连接简单灵活，噪声容限高，通信效率高而且可靠，为美军标所采用，将其作为机载设备相互通信的总线标准。从推出到现在，经过三十年的发展，1553B总线技术也在不断的改进。目前1553B总线已经成为在航空航天领域占统治地位的总线标准[4]。

MIL-STD-1553B的其可靠性、稳定性的特点，在美国等过早已得到认可，且对1553B的使用，已由军飞机的使用扩展到坦克、船舶、卫星、武器等领域。

图2.1 1553B航空总线的大体应用领域

综合起来1553B总线有以下几个优良特点[5][6]：

(1)实时性好，1553B总线的传输码速率为1Mbps，每条消息最多包含32个字，传

输一个固定不变的消息所需时间短。

(2)合理的差错控制措施和特有的方式命令，为确保数据传输的完整性，1553B采用了合理的差错控制措施——反馈重传纠错方法。当总线控制器BC向某一终端RT发出一个命令或发送一个消息时，终端应在给定的响应时间发回一个状态字，如果传输的消息有错，终端就拒绝发回状态字，由此报告上次消息传输无效。而方式命令不仅使系统能完成数据通讯控制任务，还能调查故障情况并完成容错管理功能。

(3)总线效率高，总线形式的拓扑结构对总线效率的要求比较高，为此1553B对涉及总线效率指标的某些强制性要求如命令响应时间、消息间隔时间以及每次消息传输的最大和最小数据块的长度都有严格限制。

(4)具有命令/响应以及“广播”通讯方式，BC能够以“广播”方式向所有RT发送一个时间同步消息，这样总线上的所有消息传输都由总线控制器发出的指令来控制，相关终端对指令应给予响应并执行操作。这种方式非常适合集中控制的分布式处理系统。

2.2 编码方式

1553B总线上数据是以双相曼彻斯特编码的方式传输的。曼彻斯特码是一种广泛应用于航空电子综合系统中的、线数据传输的双极性码。它在每个码位中点存在一个跳变。1信号是一个由l到0的负跳沿，而O信号是由0到1的正跳沿。它本身包含了自定时的信息，因此它不需要独立的信道来传输位定时信息，它可以直接从数据中分离出定时时钟，在传输代码信息的同时，也将时钟同步信号一起传输到对方，每位编码中有一跳变，不存在直流分量，因此具有自同步能力和良好的抗干扰性能[7]。

它是主要用在数据同步传输中的一种编码方式。图2.2给出了ManehesterIx 编码的方式

同时此种编码方式还能与变压器祸合相协调，十分适合用在变压器祸合形式，长度为6m(20英尺)左右的场合，在航空电子综合系统中，它是最主要的编码形式[8]。

图2.2 Manehester11编码

2.2.1 FPGA的部结构应用特点：

1）采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA部有丰富的触发器和I/O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5) FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容[9]。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA是由存放在片RAM中的程序来设置其工作状态的，因此，工作时需要对片的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片编程RAM中，配置完成后，FPGA 进入工作状态。掉电后，FPGA恢复成白片，部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。

2.3 硬件描述语言(HDL)

硬件描述语言HDL（Hardware Description Language ）是一种用形式化方法来描述数字电路和数字逻辑系统的语言。数字逻辑电路设计者可利用这种语言来描述自己的设计思想，然后利用EDA工具进行仿真，再自动综合到门级电路，最后用ASIC 或FPGA实现其功能[7]。

举个例子，在传统的设计方法中，对2输入的与门，我们可能需到标准器件库中调个74系列的器件出来，但在硬件描述语言中，“&”就是一个与门的形式描述，“C = A & B”就是一个2输入与门的描述。而“and”就是一个与门器件[10]。

硬件描述语言发展至今已有二十多年历史，当今业界的标准中（IEEE标准）主要有VHDL和Verilog HDL 这两种硬件描述语言。

2.3.1 VeriIog HDL

在数字电路设计中，数字电路可简单归纳为两种要素：线和器件。线是器件管脚之间的物理连线；器件也可简单归纳为组合逻辑器件（如与或非门等）和时序逻辑器件（如寄存器、锁存器、RAM等）。一个数字系统（硬件）就是多个器件通过一定的连线关系组合在一块的。因此，Verilog HDL的建模实际上就是如何使用HDL语言对数字电路的两种基本要素的特性及相互之间的关系进行描述的过程。

随着Verilog-XL算法的成功，Verilog HDL语言得到迅速发展。1989年，Cadence公司收购了GDA公司，Verilog HDL语言成为Cadence公司的私有财产。1990年，Cadence公司决定公开VerilogHDL语言，于是成立了OVI（Open Verilog International）组织，负责促进Verilog HDL语言的发展。基于Verilog HDL 的优越性，IEEE于1995年制定了Verilog HDL的IEEE标准，即Verilog HDL1364-1995；2001年发布了Verilog HDL 1364-2001标准。在这个标准中，加入了Verilog HDL-A标准，使Verilog有了模拟设计描述的能力[11][12]。Verilog HDL 适合算法级(Algorithm)、寄存器传输级(RTL)、逻辑级(Logic)、门级(Gate)和板图级(Layout)等各个层次的设计和描述[11]。具体如表2.2所示。

2.3.2 VHDL语言

VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点[1]。归纳起来VHDL 语言主要具有以下优点：

(1) VHDL 语言功能强大，设计方式多样

VHDL 语言具有强大的语言结构，只需采用简单明确的VHDL语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现, 这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法；既支持模块化设计方法，也支持层次化设计方法。

(2) VHDL 语言具有强大的硬件描述能力[10]

VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。

(3) VHDL 语言具有很强的移植能力

VHDL 语言很强的移植能力主要体现在：对于同一个硬件电路的VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。

(4) VHDL 语言的设计描述与器件无关

采用VHDL 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的

器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL 语言允许采用多种不同的器件结构来实现。

(5) VHDL 语言程序易于共享和复用

VHDL 语言采用基于库( library) 的设计方法。在设计过程中，设计人员可以建立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用[11]。

由于VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期。

2.3.3 veriIog HDL和VHDL的比较

目前最主要的硬件描述语言是VHDL和Verilog HDL。VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言、语法较自由(目前ASIC设计多采用Verilog语言)[10]。VHDL和VerilogHDL两者相比，VHDL 是一种高级的描述语言，通常更适合行为级和RTL级的描述，可以用于高级建模，而VerilogHDL则是一种比较低级的描述语言，更适合于RTL级，尤其是门级电路的描述，易于控制电路的资源。另外，从两种语言推进的过程来看，VHDL语言偏重标准化考虑，而Verilog语言由于是在Cadence扶植下针对EDA工具开发的硬件描述语言，因此，跟EDA工具的结合更为密切。学习VHDL比学习Verilog难一些，但Verilog自由的语法也使得的初学者容易上手但也容易出错。国外电子专业很多在本科阶段教授VHDL，在研究生阶段教Verilog。从国来看，VHDL的参考书很多，便于查找资料，而VerilogHDL的参考书则很少，这给学习Verilog HDL带来不少困难。结合两者的优点，经常采用VHDL和VerilogHDL两种混合语言进行电子线路描述，使得利用语言描述硬件的效果更佳[12][13]。

2.4 1553字结构

1553B总线协议规定，总线上数据是以曼彻斯特编码的字格式进行传输的。协议规定每次信息传输包括命令字、数据字(指令字和状态字)等几种字格式。每种字的字长为20位，因为总线数据传输速率是1Mb1t/s，所以传输每一位需要1us的时间，传输一个完整的字需要20us。这几种字格式的有效信息位是16位，每个字的前3位为同