IC设计后端流程
基本后端流程（漂流&雪拧）
----- 2010/7/3---2010/7/8
本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。
此后端流程大致包括以下内容：
1.逻辑综合（逻辑综合是干吗的就不用解释了把）
2.设计的形式验证（工具formality）
形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。
3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime
对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。
（PR后也需作signoff的时序分析）
4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR）
5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到
网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。
6.APR后的门级功能仿真（如果需要）
7.进行DRC和LVS，如果通过，则进入下一步。
8.用abstract对此8*8乘法器进行抽取，产生一个lef文件，相当于一个hard macro。
9.将此macro作为一个模块在另外一个top设计中进行调用。
10.设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整的
芯片，具体操作下面会说。
11.重复第4到7步
1.逻辑综合
1）设计的8*8verilog代码如下
module mux (clk,clr,data1,data2,dataout);
input clk,clr;
input [7:0] data1,data2;
output reg [15:0] dataout;
always @(posedge clk)
begin
if(!clr)
begin
dataout<=0;
end
else
begin
dataout<=data1*data2;
end
end
endmodule
2）综合之前，我们要选取库，写好约束条件，修改dc的启动文件，目标库选择TSMC（此设计都是用TSMC18的库）的。(选择max库会比较好)
Dc的命令众多，但是最基本的命令差不多，此设计的约束文件命令如下：
create_clock -period 10 [get_ports clk]
Des/Clust/Port0.50 f0.51 f0.51 f1.18 f1.87 f2.19 f2.42 f2.65 f2.88 f3.10 f3.33 f3.56 f3.79 f4.02 f4.25 f4.47 f4.47 f4.47 f
将core to IO那些项都填上45，留给电源环的放置。
第三步：添加电源环
设置如下图，
NET填写VDD和VSS，layer选择顶层的两层金属，宽度设置为20（这个不定，可以根据实际设计来定），offset选择center in channel，则电源环会被设置在IO与core之间。
之后电源环就加进去了，当然这是一个小电路，电源规划比较简单，对于一个复杂的电路，还需要横竖添加stripes，降低IRdrop。
第四步：自动布局以及布置标准单元，因为此设计较小，并没有block，所以可以直接进行标准单元的放置。Place->standard cells and blocaks->OK
然后我们发现标准单元已经被加进去了：
第五步：布置好了以后，我们需要将电源，地，等接口先连接起来，首先我们在floorplan 中选择global net connection，分别将VDD,VSS等都连接起来。
然后我们需要specify route将电源和地线先连接起来，选择route->specify route
因为我们这个设计只有标准单元，所以我们只要选择标准单元的布线即可：
完成以后，点击OK，会得到下面的图：每行的row都有线连接到外面的电源环
第六步：时钟树综合（CTS），这是一个APR设计中最重要的一环，为什么要进行时钟树综合呢，简单地说，因为信号传输的延时，我们需要让相应路径的时钟路径的也具有同样的延
时，通过添加时钟缓冲器的方法，来消除各路径的建立时间，具体请参考相关书籍和资料。添加好时钟树以后的版图如下：加了时钟树以后的版图密集了很多，因为加了很多buf。
时钟树的脚本：
AutoCTSRootPin clk
Period 10ns
MaxDelay 500ps # set_clock_latency
MinDelay 0ps # set_clock_latency
MaxSkew 100ps
SinkMaxTran 400ps
BufMaxTran 400ps
Obstruction NO
DetailReport YES
PadBufAfterGate NO
RouteClkNet NO
PostOpt YES
OptAddBuffer YES
OptAddBufferLimit 100
NoGating NO
Buffer CLKBUFX1 CLKBUFXL CLKBUFX2 CLKBUFX3 CLKBUFX4 CLKBUFX8 CLKBUFX12 CLKBUFX16 CLKBUFX20 CLKINVXL CLKINVX1 CLKINVX2 CLKINVX3 CLKINVX4 CLKINVX8 CLKINVX12 CLKINVX16 CLKINVX20
END
然后将脚本选中，并进行时钟树综合。
第七步：优化设计，命令optDesign –postCTS，然后report_timing查看时序报告，确定无违规，再进行完全布线。
第八步：完全布线，route ->nanoroute->route
之后得到的版图如下所示：
第九步：保存设计，提取需要的数据。
这里特别注意提取gds文件的时候，需要指定库文件中的文件，和merge gds（）文件，如图所示
保存网表，并将此版图提取的网表做一次formality，与原代码匹配成功。
再提取def文件，保存为
5 第二次静态时序分析
用版图实际提取的延时文件进行
6 APR后仿真
用modelsim对版图提取的网表和sdf文件进行仿真。
7 用calibre对版图进行DRC及其LVS验证
在做这步之前，我们需要把相关的文档拷贝到icfb的工作目录下
Encounter导出的gds文档：这里是（注意merge库的map文件）
技术文档如：，可以在厂家提供的库中去找
显示文件：
Caliber验证文件：drc，lvs文档
第一步：将encounter的版图数据导入virtuoso，打开icfb&，选择file->import->stream
然后将版图信息和技术文件填入：
导入成功以后会出现我们所做的库，mux就是我们encounter中所画的版图。
我们把版图打开：
这就是我们所画的版图然后在此进行drc，和lvs，通过以后再进行下面的工作。
第二步：drc检查
此处有错，并不是逻辑有问题，是因为密度不够的问题，需要在encounter阶段加FILLER，FILLER是与逻辑无关的，因为代工厂的流片加工要求，需要加的，密度不够，加工容易引起问题。所以如果DRC报类似错误，如果是需要流片的版图，除非代工厂同意，否则必须清除这些错误。
第三步：lvs检查
1）Lvs检查之前，我们需要把综合后的verilog文件转换成网表文件，用于lvs，方法如下：终端下执行：v2lvs -v -l -o -s -c cic_ -n
calibre -lvs -spice -hier -auto Calibre-lvs-cur_soce，之后会得到一个的网表文件。（此处的verilog的转换是用库中的产生）
2）用来lvs的网表我们选择之前导出：
然后run lvs，匹配成功！
8 用abstract对模块进行抽取
我们把8*8乘法器模块用abstract工具导出lef，作为硬核，用于后面自动布局布线的调用，我们可以从此试验中找到模数混合自动版图的设计思想。
Abstract Def=>Lef
第一步：创建一个新的library，并关联一个tf文件。
第二步：导入
注：(1)不需要输入也不用点上（no merge）不需要更改。
Top Cell Name 为空
第三步：导入
第四步：导入
第五步：打开library manager 在mux库里打开mux的layout，并选择tools=>layout。
第六步：选择Edit=>Search ,点击Add Criteria ,如下设置，选择aplly ，在选择Replace All。
第七步：保存退出
第八步：打开abstract，并打开mux库。然后把mux模块从core导入到block当中，方法：点击mux，然后cell=>move=>block=>OK。
第九步：点击GDS图中label，然后点击Q查看Properity。看看是什么层，然后看看下面的
集成电路IC设计完整流程详解及各个阶段工具简介
IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基
IC设计流程
设计流程 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门 级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选 择上面的三种仿真工具均可。 6、STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证 这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。 Backend design flow后端设计流程： 1、DFT Design ForTest，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler
后端流程(初学必看)(DOC)
基本后端流程（漂流&雪拧） ----- 2010/7/3---2010/7/8 本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。 此后端流程大致包括一下内容： 1.逻辑综合（逻辑综合是干吗的就不用解释了把？） 2.设计的形式验证（工具formality） 形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是否逻辑等价。 3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设 计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。（PR后也需作signoff 的时序分析） 4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR） 5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静 态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。 6.APR后的门级功能仿真（如果需要） 7.进行DRC和LVS，如果通过，则进入下一步。 8.用abstract对此8*8乘法器进行抽取，产生一个lef文件，相当于一个hard macro。 9.将此macro作为一个模块在另外一个top设计中进行调用。 10.设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整的芯片，具体 操作下面会说。 11.重复第4到7步
正向设计
汽车正向设计 汽车车身除了要有漂亮的外表和与众不同的个性特征，同时还要能安全可靠地行驶，这就需要整个设计过程融入各种相关知识，包括车身结构、制造工艺要求、空气动力学、人机工程学等。细化开发流程与同步开发手段，对于设计出消费者认可的新车型至关重要。 汽车车身设计简单理解是根据一款车型的多方面要求来设计汽车的外观及内饰，使其在充分发挥性能的基础上艺术化。汽车车身除了要有漂亮的外表和与众不同的个性特征，同时还要能安全可靠地行驶，这就需要整个设计过程融入各种相关的知识：车身结构、制造工艺要求、空气动力学、人机工程学、工程材料学、机械制图学、声学和光学知识。从一个灵感到最后实现，需要一系列的步骤。得到市场的认可，性能优良的内“芯”，再加上一袭新衣包装，才是新车待嫁时。下面，让我们看看正向设计如何为一款新车设计“嫁衣”。 一．车身正向设计流程 1. 项目策划 2.概念设计阶段 3.产品设计工程阶段 4.样车试制和试验阶段 5.生产准备阶 6.批量生产 项目策划 a.项目策划包括：项目计划、可行性分析、项目决策及组建项目组等几个方面。图1 为项目策划阶段的示意图。 b.汽车企业的产品规划部门必须做好企业产品发展的近期和远期规划，具有市场的 前瞻性与应变能力。项目前期需要在市场调研的基础上生成项目建议书，明确汽车形式及市场目标。可行性分析包括：政策法规分析、竞争对手和竞争车型、自身资源和研发能力的分析等。 c.项目论证要分析与审查论点的可行性和论据的可靠性与充分性。经过这一阶段， 要开发一个什么样的车型，类似于同行什么等级的车型，其性价比方面有哪些创意与特点即展现在我们面前。 d.项目策划的最后阶段是组建项目组：组建新品开发项目小组、确立项目小组成员 的职责、制定动态的项目实施计划、明确各阶段的项目工作目标、规定各分类项目的工作内容、计划进度和评价要求。 概念设计阶段 1. 总体布置草图设计：绘制产品设计工程的总布置图（一方面是汽车造型的依据； 另一方面它是详细总布置图确认的基础，在此基础上将产品的结构具体化，直至完成所有产品零部件的设计。 2. 造型设计：包含外型和内饰设计两大部分,设计阶段包含创意草图和效果图设计： 在这一过程中，要比较竞争对手的产品，拓宽思路，勾画出多种效果图，再从中选择较为满意的几种效果图，供专家小组评审。图3、4分别为造型设计阶段的草图与效果图。创意的过程需全面融入产品设计与产品制造的要求，这个阶段要进行多方
IC设计流程之实现篇全定制设计
IC设计流程之实现篇——全定制设计 要谈IC设计的流程，首先得搞清楚IC和IC设计的分类。 集成电路芯片从用途上可以分为两大类：通用IC（如CPU、DRAM/SRAM、接口芯片等）和专用IC（ASIC）（Application Specific Integrated Circuit），ASIC是特定用途的IC。从结构上可以分为数字IC、模拟IC和数模混合IC三种，而SOC（System On Chip，从属于数模混合IC）则会成为IC设计的主流。从实现方法上IC设计又可以分为三种，全定制（full custom）、半定制（Semi-custom）和基于可编程器件的IC设计。全定制设计方法是指基于晶体管级，所有器件和互连版图都用手工生成的设计方法，这种方法比较适合大批量生产、要求集成度高、速度快、面积小、功耗低的通用IC或ASIC。基于门阵列（gate-array）和标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯片利用率低而适合于小批量、速度快的芯片。最后一种IC设计方向，则是基于PLD或FPGA器件的IC设计模式，是一种“快速原型设计”，因其易用性和可编程性受到对IC制造工艺不甚熟悉的系统集成用户的欢迎，最大的特点就是只需懂得硬件描述语言就可以使用EDA工具写入芯片功能。从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。MOSFET工艺又可分为NMOS、PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。GaAs器件因为其在高频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标准半导体工艺有很大不同。在IC开发中，常常会根据项目的要求（Specifications）、经费和EDA工具以及人力资源、并考虑代工厂的工艺实际，采用不同的实现方法。 其实IC设计这个领域博大精深，所涉及的知识工具领域很广，本系列博文围绕EDA工具展开，以实现方法的不同为主线，来介绍这三种不同的设计方法：全定制、半定制和基于FPGA
BIM正向设计项目案例
BIM正向设计之仿古建筑设计 1.项目概况 本项目是一个小型仿古建筑、结构设计。建筑占地约592.9平，总建筑面积为543.3平。建筑用途为家族祠堂。建筑层数为地上一层，二层。项目设计安排时间：10天。 2.项目意义 由于单位业务繁忙，因此这个项目安排的是新手建筑和有经验的结构，考虑主专业建筑对这项目的理解稍欠。同时，也为了加深单位自身BIM正向设计的流程和工作模型。因此对这个项目采用BIM正向设计。希望通过BIM的介入，提高各专业设计师之间的沟通效率，提高项目进度和质量。同时在完成施工图设计后，施工单位一同介入进行可建造性的分析，避免施工过程的图纸错误。 3.设计流程 3.1.建立模型 由建筑设计师操手通过REVIT建立BIM模型，通过和结构专业进行可视化专业沟通，完善模型，规避建筑结构的碰撞问题。如最先的模型楼梯休息平台与窗户碰撞。 确定室外楼梯的做法（有无梯柱、宽度、起止位置等）。
确定两相邻屋檐的悬挑长度，以避免雨水向室外楼梯自由排水。 确定房屋侧面的雨棚做法，雨棚梁的结构做法
确定前后建筑的层次关系 3.2.专业设计及出图 模型确立后，建筑设计师通过模型导出建筑平面、立面、剖面、大样等内容。至此，作为项目注专业的建筑已完成专业协调的工作，回归自己本建筑专业的施工图绘制工作。由于仿古建筑的造型屋面建模难度大、建模成本高，因此将此部
分内容在CAD中深化，并未在模型中建立。力求结合revit和CAD的各自特点，提高设计的效率和质量，并不追求为了BIM正向设计而完全100%REVIT出图。
作为结构专业，由于在建模阶段，已经完全确定了梁板柱的位置关系，包括雨棚梁、梯间梁等容易出错的地方。也完全完成了专业之间协调沟通的工作，回归到自己本专业的结构设计。同时，通过模型的整理，之间出具结构专业的模板图，也大大减少了结构设计师的绘图工作。
版式设计工作流程
产品模版设计工作流程 2009.12 一、前提条件①②③④ ⑤为更加丰富现有大众产品，需要不断有新的设计模板更新。 市场方向为大众影像产品，根据现有的产品模板进行设计。 设计尺寸，在无特别说明的情况下，按照原尺寸进行新模板的设计。 模版风格，在无特别说明的情况下，按照原风格进行新模板的设计。 装订工艺，在无特别说明的情况下，按照已确定的装订工艺要求进行新模板的设计。 二、具体流程 ①项目安排 1.设计总监制定新模板的数量，时间表，风格等具体要求，并向总经理汇报。 2.计划通过后设计部进行分配工作，根据工作进度表进行设计制作； ②信息收集 1.设计人员根据设计需要进行相关的素材收集； 2.设计人员收集相关的图片资料，确认图片来源，使用权限。并向总监汇报。 ③设计制作 1.设计出模板第一版草案，整个设计部进行讨论； 2.根据讨论结果，如废除第一版草案，重新设计草案，循环第一步；
3.根据讨论结果，如第一版草案通过，进行深入设计，根据时间进度完成设计； 4.设计出模板第一版完稿，设计部进行讨论，提出修改意见； 5.修改完成后，进入印前调整阶段，关键是（影像图片）颜色调整，模板的色彩搭配调整；④印刷小样 1.完稿文件比例缩小后进行印刷； 2.小样印刷完成后，设计人员进行确认检查； 3.检查无误，提交印刷小样，并标注日期，设计者姓名； ⑤会议 1.总经理+影像市场部+设计部进行印刷小样讨论； 2.确定新的设计模板；需要调整的模板，需要废除的模板； 3.通过后的模板，定义为新版式，确立版式名称； ⑥完善上架 1.新版式完善工作，完善尺寸，完善各装订工艺的封面文件； 2.由设计师确定尺寸及装订工艺的成品规格，并交付印刷； 4.特别的出众的产品可以制作相应的海报广告进行强势推广。 5.将新产品录入设计部工作《大众产品》档案中；并备份留底文件； 三、保密制度 1.所有新产品的设计源文件不得拷贝给客户或者陌生人； 2.每位设计师电脑均需加密，除特殊情况外，不得告诉其他部门人员得知；
汽车正向设计
汽车正向设计 新车型的研发是一个非常复杂的系统工程，以至于它需要几百号人花费上3、4年左右的时间才能完成。不同的汽车企业其汽车的研发流 程有所不同，我们下面讲述的是正向开发的量产汽车一般的研发流程。以满足车友对汽车研发流程的好奇感研发流程包括管理、设计、组织等方方面面的辅助流程，本文主要向大家介绍汽车研发中的核心流程，也就是专业的汽车设计开发流程，这一流程的起点为项目立项，终点为量产启动，主要包括5个阶段： 一、方案策划阶段 一个全新车型的开发需要几亿甚至十几亿的大量资金投入，投资风险非常大，如果不经过周密调查研究与论证，就草率上马新项目，轻则会造成产品先天不足，投产后问题成堆;重则造成产品不符合消费者 需求，没有市场竞争力。因此市场调研和项目可行性分析就成为了新项目至关重要的部分。通过市场调研对相关的市场信息进行系统的收集、整理、纪录和分析，可以了解和掌握消费者的汽车消费趋势、消费偏好和消费要求的变化，确定顾客对新的汽车产品是否有需求，或者是否有潜在的需求等待开发，然后根据调研数据进行分析研究，总结出科学可靠的市场调研报告，为企业决策者的新车型研发项目计划，提供科学合理的参考与建议。 汽车市场调研包括市场细分、目标市场选择、产品定位等几个方面。项目可行性分析是在市场调研的基础上进行的，根据市场调研报告生成项目建议书，进一步明确汽车形式(也就是车型确定是微型车还是
中高级车)以及市场目标。可行性分析包括外部的政策法规分析、以及内部的自身资源和研发能力的分析，包括设计、工艺、生产以及成本等方面的内容。在完成可行性分析后，就可以对新车型的设计目标进行初步的设定，设定的内容包括车辆形式、动力参数、底盘各个总成要求、车身形式及强度要求等。 将初步设定的要求发放给相应的设计部门，各部门确认各个总成部件要求的可行性以后，确认项目设计目标，编制最初版本的产品技术描述说明书，将新车型的一些重要参数和使用性能确定下来。在方案策划阶段还有确定新车型是否开发相应的变形车，确定变形车的形式以及种类。项目策划阶段的最终成果是一份符合市场要求，开发可行性能够保证得到研发各个部门确认的新车型设计目标大纲。该大纲明确了新车型的形式、功能以及技术特点，描述了产品车型的最终定位，是后续研发各个过程的依据和要求，是一份指导性文件。 二、概念设计阶段 概念设计阶段开始后就要制定详细的研发计划，确定各个设计阶段的时间节点;评估研发工作量，合理分配工作任务;进行成本预算，及时控制开发成本;制作零部件清单表格，以便进行后续开发工作。概念车设计阶段的任务主要包括总体布置草图设计和造型设计两个部分。 1. 总体布置草图 总体布置草图也称为整体布置草图、整车布置草图。绘制汽车总布置草图是汽车总体设计和总布置的重要内容，其主要任务是根据汽车的总体方案及整车性能要求提出对各总成及部件的布置要求和特性参
IC设计流程及工具
[FPGA/CPLD]典型的FPGA设计流程 skycanny 发表于 2005-12-8 22:17:00 转自EDA专业论坛作者：lixf 1.设计输入 1)设计的行为或结构描述。 2)典型文本输入工具有UltraEdit-32和Editplus.exe.。
3)典型图形化输入工具-Mentor的Renoir。 4)我认为UltraEdit-32最佳。 2.代码调试 1)对设计输入的文件做代码调试，语法检查。 2)典型工具为Debussy。 3.前仿真 1)功能仿真 2)验证逻辑模型(没有使用时间延迟)。 3)典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Ca dense公司的NC。 4)我认为做功能仿真Synopsys公司的VCS和VSS速度最快，并且调试器最好用，Mentor公司的ModelSim对于读写文件速度最快，波形窗口比较好用。 4.综合 1)把设计翻译成原始的目标工艺 2)最优化 3)合适的面积要求和性能要求 4)典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synp lify。 5)推荐初学者使用Mentor公司的LeonardoSpectrum，由于它在只作简单约束综合后的速度和面积最优，如果你对综合工具比较了解，可以使用Synplicity公司的Synplify。 5.布局和布线 1)映射设计到目标工艺里指定位置 2)指定的布线资源应被使用 3)由于PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90％的市场份额，而我们一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。 4)Maxplus II和Foudation分别为Altera公司和Xilinx公司的第一代产品，所以布局布线一般使用Quartus II和ISE。 6.后仿真 1)时序仿真 2)验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟）。 3)所用工具同前仿真所用软件。 7.时序分析 4)一般借助布局布线工具自带的时序分析工具，也可以使用Synopsys公司的 PrimeTime软件和Mentor Graphics公司的Tau timing analysis软件。 8.验证合乎性能规范 1)验证合乎性能规范，如果不满足，回到第一步。 9.版图设计 1)验证版版图设计。
synopsys数字前后端设计流程
synopsys数字前后端设计流程 数字前端设计流程（synopsys）流程 1. 设计输入1) 设计的行为或结构描述。2) 典型文本输入工具有UltraEdit- 32 和Editplus.exe.。3) 典型图形化输入工具-Mentor 的Renoir。 2. 代码调试1) 对设计输入的文件做代码调试，语法检查。2) 典型工具为Debussy。 3.前仿真1)功能仿真2)验证逻辑模型(没有使用时间延迟)。 4.综合1)把设计翻译成原始的目标工艺2) 最优化3) 合适的面积要求和性能要求 5. 布局和布线1) 映射设计到目标工艺里指定位置2) 指定的布线资源应被使用3) 采用Altera 公司的QuartusII 和MaxplusII、Xilinx 公司的ISE 和Foudation 布局和布线 6.后仿真1)时序仿真2) 验证设计一旦编程或配置将能在目标工艺里工作（使用时间延迟）3)所用工具同前仿真所用软件。 7. 时序分析 8. 验证合乎性能规范1) 验证合乎性能规范，如果不满足，回到第一步。 9. 版图设计1) 验证版版图设计。2) 在板编程和测试器件。 数字后端设计流程 1. 数据准备Foundry 厂提供的标准单元、宏单元和I/O Pad 的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf 和.v 的形式给出。前端的芯片设 计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产 生的.gcf 约束文件以及定义电源Pad 的DEF 文件。 2. 布局规划。主要是标准单元、I/O Pad 和宏单元的布局。 3. Placement -自动放置标准单元 4. 时钟树生成(CTSClock tree synthesis)时钟网络及其上的缓冲器构成了时钟树。
正向设计与逆向设计的异同
正向设计 传统以来，工业产品的开发均是循著序列严谨的研发流程，从功能与规格的预期指标确定开始，构思产品的零组件需求，再由各个元件的设计、制造以及检验零组件组装、检验整机组装、性能测试等程序来完成。每个元件都保留有原始的设计图，此设计图目前已广用CAD 图档来保存。每个元件的加工也有所谓的工令图表，对复杂形状元件则以CAM软体产生NC 加工档案来保存。每个元件的尺寸合格与否则以品管检验报告来记录。这些所记录的档案均属公司的智慧财产，一般通称机密(Know - how) 。这种开发模式称为预定模式(Prescriptive model) ，此类开发工程亦通称为顺向工程(ForWard Engineering) 。对每一元件来说，其顺向工程的流程。 逆向工程，有的人也叫反求工程，英文是reverse engineering 。 是指从实物上采集大量的三维坐标点，并由此建立该物体的几何模型，进而开发出同类产品的先进技术。逆向工程与一般的设计制造过程相反，是先有实物后有模型。仿形加工就是一种典型的逆向工程应用。目前，逆向工程，逆向工程的应用已从单纯的技巧性手工操作，发展到采用先进的计算机及测量设备，进行设计、分析、制造等活动，如获取修模后的模具形状、分析实物模型、基于现有产品的创新设计、快速仿形制造等。 通俗说，从某种意义上说，逆向工程就是仿造。这里的前提是默认我们传统的设计制造为“正向工程(当然，没有这种说法) ”。 软件的逆向工程是分析程序，力图在比源代码更高抽象层次上建立程序的表示过程，逆向工 程是设计的恢复过程。逆向工程工具可以从已存在的程序中抽取数据结构、体系结构和程序设计信息。 逆向工程软件简介 Imageware Imageware 由美国EDS 公司出品，是最著名的逆向工程软件，正被广泛应用于汽车、航空、航天、消费家电、模具、计算机零部件等设计与制造领域。该软件拥有广大的用户群，国外有BMW、Boeing 、GM、Chrysler 、Ford 、raytheon 、Toyota 等著名国际大公司，国内则有上海大众、上海交大、上海 DELPHI、成都飞机制造公司等大企业。 以前该软件主要被应用于航空航天和汽车工业，因为这两个领域对空气动力学性能要求很高，在产品开发的开始阶段就要认真考虑空气动力性。常规的设计流程首先根据工业造型 需要设计出结构，制作出油泥模型之后将其送到风洞实验室去测量空气动力学性能，然后再 根据实验结果对模型进行反复修改直到获得满意结果为止，如此所得到的最终油泥模型才是符合需要的模型。如何将油泥模型的外形精确地输入计算机成为电子模型，这就需要采用逆 向工程软件。首先利用三坐标测量仪器测出模型表面点阵数据，然后利用逆向工程软件( 例如：Imageware surfacer) 进行处理即可获得class 1 曲面。 随着科学技术的进步和消费水平的不断提高，其它许多行业也开始纷纷采用逆向工程软件进行产品设计。以微软公司生产的鼠标器为例，就其功能而言，只需要有三个按键就可以满足使用需要，但是，怎样才能让鼠标器的手感最好，而且经过长时间使用也不易产生疲劳
IC设计流程
大体是 1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真， 对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具 方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog 2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和 时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库 这一步的输出文件可以有多种格式，常用的有EDIF格式。 综合工具Synopsys的Design Compiler，Cadence的Ambit 3，综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上 这要看你是做单元库的还是全定制的。 全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor 单元库的话，下面一步就是自动布局布线,auto place & route，简称apr cadence的工具是Silicon Ensembler,Avanti的是Apollo layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真 如果后仿真不通过的话，只能iteration，就是回过头去改。 4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape out GDSII 格式的文件 送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work了 做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了 btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdf RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT 1。PT后一般也要做动态仿真，原因：异步路径PT是做不了的 2。综合后加一个形式验证，验证综合前后网表与RTL的一致性 3。布版完成后一般都会有ECO，目的手工修改小的错误 SPEC->ARCHITECTURE->RTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC, LVS--->TAPE OUT SPEC：specification，在进行IC设计之前，首先需要对本IC的功能有一个基本的定义。 ARCHITECTURE：IC的系统架构，包括算法的设计，算法到电路的具体映射，电路的具体实现方法，如总线结构、流水方式等。 在IC前端的设计中，ARCHITECTURE才是精华，其他的大部分都是EDA工具的使用，技术含量不高。
正向设计与逆向设计的异同
正向设计 传统以来,工业产品得开发均就是循著序列严谨得研发流程,从功能与规格得预期指标确定开始,构思产品得零组件需求,再由各个元件得设计、制造以及检验零组件组装、检验整机组装、性能测试等程序来完成。每个元件都保留有原始得设计图,此设计图目前已广用CAD图档来保存。每个元件得加工也有所谓得工令图表,对复杂形状元件则以CAM软体产生NC加工档案来保存。每个元件得尺寸合格与否则以品管检验报告来记录。这些所记录得档案均属公司得智慧财产,一般通称机密(Know - how)。这种开发模式称为预定模式(Prescriptive model),此类开发工程亦通称为顺向工程(ForWard Engineering)。对每一元件来说,其顺向工程得流程。 逆向工程,有得人也叫反求工程,英文就是reverse engineering。 就是指从实物上采集大量得三维坐标点,并由此建立该物体得几何模型,进而开发出同类产品得先进技术。逆向工程与一般得设计制造过程相反,就是先有实物后有模型。仿形加工就就是一种典型得逆向工程应用。目前,逆向工程,逆向工程得应用已从单纯得技巧性手工操作,发展到采用先进得计算机及测量设备,进行设计、分析、制造等活动,如获取修模后得模具形状、分析实物模型、基于现有产品得创新设计、快速仿形制造等。 通俗说,从某种意义上说,逆向工程就就是仿造。这里得前提就是默认我们传统得设计制造为“正向工程(当然,没有这种说法)”。 软件得逆向工程就是分析程序,力图在比源代码更高抽象层次上建立程序得表示过程,逆向工程就是设计得恢复过程。逆向工程工具可以从已存在得程序中抽取数据结构、体系结构与程序设计信息。 逆向工程软件简介 Imageware Imageware 由美国EDS 公司出品,就是最著名得逆向工程软件,正被广泛应用于汽车、航空、航天、消费家电、模具、计算机零部件等设计与制造领域。该软件拥有广大得用户群,国外有BMW、Boeing、GM、Chrysler、Ford、raytheon、Toyota 等著名国际大公司,国内则有上海大众、上海交大、上海DELPHI、成都飞机制造公司等大企业。 以前该软件主要被应用于航空航天与汽车工业,因为这两个领域对空气动力学性能要求很高,在产品开发得开始阶段就要认真考虑空气动力性。常规得设计流程首先根据工业造型需要设计出结构,制作出油泥模型之后将其送到风洞实验室去测量空气动力学性能,然后再根据实验结果对模型进行反复修改直到获得满意结果为止,如此所得到得最终油泥模型才就是符合需要得模型。如何将油泥模型得外形精确地输入计算机成为电子模型,这就需要采用逆向工程软件。首先利用三坐标测量仪器测出模型表面点阵数据,然后利用逆向工程软件(例如:Imageware surfacer)进行处理即可获得class 1 曲面。 随着科学技术得进步与消费水平得不断提高,其它许多行业也开始纷纷采用逆向工程软件进行产品设计。以微软公司生产得鼠标器为例,就其功能而言,只需要有三个按键就可以满足使用需要,但就是,怎样才能让鼠标器得手感最好,而且经过长时间使用也不易产生疲劳感
HDL开发的流程和工具IC设计流程典型芯片开发步骤
HDL 开发的流程和工具IC 设计流程典型芯片开发步骤 HDL 开发的流程和工具+IC 设计流程+典型芯片开发步 2006-11-23 19:17:04| 分类： IC |字号订阅HDL 相关工具简介 HDL 即Hardware Description Language ，硬件描述语言，主要用来描术电子电路的结构、行为、功能和接口。采用HDL 语言描述电路与传统的利用原理图设计电路有很大的不同，主要特点如下：采用自顶向下的设计方式采用语言描述硬件多种输入方式存档、交流方便便于集体协作便于早期规划电脑辅助完成部分工作电路验证更完善 HDL 语言有多种，现最流行的是VHDL 和Verilog HDL ，并且各有其特点。一般认为VHDL 语法类似于Ada 语言，语法繁锁，关键字较长，学习较困难，对电路的行为描述能力较强，但对开关级电路描述能力不强；Verilog 则类似于C 语言，语法简洁，入门较易，对底层电路描述能力较强，但行为描述能力较VHDL 弱。但VHDL 和Verilog 的市场占有率相当，且各EDA 工具一般都支持两种语言，所以很难断言哪种语言将更有前途。目前两种语言都在发展当
中。最近用C 语言描述硬件电路也已加大了研究力度。 用HDL 语言开发电路一般分为几个阶段：HDL 语言输入、逻辑综合、仿真、布线,适配 这是FPGA/CPLD 开发中所用到的步骤，如果是集成电路开发，则不需适配，在布局、仿真完成后即可到制程厂生产。 输入较常用的输入方式是文本输入方式。一般的HDL 仿真、综合软件或FPGA/CPLD 厂家提供的集成开发环境都包含语法敏感的输入工具，不需要另外寻找。但也有例外，例如 Synopsys 的FPGA Express 就不带编辑器，给使用带来些许不变。Modelsim 所
后端设计流程
后端设计流程 ASIC/SoC后端设计作业流程剖析 Toshiba(美国) 秦晓凌 Trident(上海) 潘中平 关键词place route DSM megacell clock_tree STA OPT ECO 引言众所周知,ASIC产品是从用硬件描述语言(verilog HDL,VHDL)开始进行数字逻辑电路设计的,经过相关的仿真、综合出门级网表、验证直至完成电路布局布线并优化,最终经流片成功形成的芯片产品。随着中国经济的持续稳定地增长,国内生产厂家对IC需求增长势头强劲与自身设计IC能力薄弱的突出矛盾已经被国家和企业认识。为了缓解这一矛盾并更多地实现IC自主设计,近两年国内陆续出现了一些著名的传统通信系统厂商设立的IC设计队伍,以及归国留学人员领头创办的创业型IC设计公司,他们大多数有相当强的前端设计能力,但在IC后端设计领域的实践经验还较欠缺。在完成前端逻辑设计综合出门级网表后,真正能做好后端设计的公司还不多,有的则通过委托设计服务的方式完成后端布局布线及流片。本文 作者有多年从事覆盖前后端IC设计全流程并有每年几次成功流片数百万门级深亚微米SoC的经验,并担任IC设计的项目管理工作,对国外大公司的设计流程十分熟悉,并愿意就积累的经验与国内同行分享交流,以利于国内IC设计水平的提高。本文着重介绍国内设计公司薄弱的后端设计,介绍其流程并对在设计过程中的关键步骤进行一些讨论。传统的后端设计流程指的是从门级网表(gate level netlist)开始的，根据设计要求的不同,后端流程可以分为扁平流程(flat flow)和层次化流程(hierarchy flow)两种，在深亚微米 DSM(deep sub-micron)领域，又增加了布局加逻辑合成的前后端合二为一的扁平流程(flat flow)和分层流程(hierarchy flow)。我们首先介绍传统的两种后端流程。前后端合一的流程将作为另一个专题在以后讨论。 一、扁平流程(Flat flow)介绍 最简单的后端设计是扁平(flat)流程，一般四百万门以下的设计均可使用这一流程。芯片设计的最高境界是设计完成后一次性投片(Tape Out)成功,这一成功必须建立在正确的前端电路逻辑设计和科学合理及高效的后端布局布线上,要想获得最后的成功,设计阶段就来不得带有半点的侥幸心态,否则就算在电路功能上满足设计要求,在参数性能上的任何失误也是导致返工的重要因素。因此,后端设计阶段很难保证一遍成功，走几个来回是常事，要期望在最终投片时一次成功,就需要在设计阶段多下工夫。我们不妨给这些大循环起个名字，第一轮叫试验(trial),第二轮叫首次签收(first Sign Off), 第三轮叫最后签收(final Sign Off),每轮包括的前后端设计主要任务和结果如表一所示。不同的循环应该有不同的侧重点，为了节省时间，这些大循环还应该尽可能安排前后端设计同步进行。 Trial：80%模块设计完成数据库准备，流程确认，流程运行中问题的解决，主要设计数据(芯片大小，总体布局，大体时序)的可行性确认 First Sign Off：100%设计，DFT，I/O完成数据库已确定，时序收敛基本完成，没有大的拥塞(congestion) Final Sign Off：最后细小的功能修改，时序收敛所有时序和布局布线问题解决
汽车正向设计流程
车身正向开发流程 汽车车身除了要有漂亮的外表和与众不同的个性特征，同时还要能安全可靠地行驶，这就需要整个设计过程融进各种相关知识，包括车身结构、制造工艺要求、空气动力学、人机工程学等。细化开发流程与同步开发手段，对于设计出消费者认可的新车型至关重要。 汽车车身设计简单理解是根据一款车型的多方面要求来设计汽车的外观及内饰，使其在充分发挥性能的基础上艺术化。汽车车身除了要有漂亮的外表和与众不同的个性特征，同时还要能安全可靠地行驶，这就需要整个设计过程融进各种相关的知识：车身结构、制造工艺要求、空气动力学、人机工程学、工程材料学、机械制图学、声学和光学知识。从一个灵感到最后实现，需要一系列的步骤。得到市场的认可，性能优良的内“芯”，再加上一袭新衣包装，才是新车待嫁时。下面，让我们看看正向设计如作甚一款新车设计“嫁衣”。 项目策划 项目策划包括：项目计划、可行性分析、项目决策及组建项目组等几个方面。图1为项目策划阶段的示意图。 图1 项目策划阶段示意图 汽车企业的产品规划部分必须做好企业产品发展的近期和远期规划，具有市场的前瞻性与应变能力。项目前期需要在市场调研的基础上天生项目建议书，明确汽车形式及市场目标。可行性分析包括：政策法规分析、竞争对手和竞争车型、自身资源和研发能力的分析等。 项目论证要分析与审查论点的可行性和论据的可靠性与充分性。经过这一阶段，要开发一个什么样的车型，类似于同行什么等级的车型，其性价比方面有哪些创意与特点即展现在我们眼前。 项目策划的最后阶段是组建项目组：组建新品开发项目小组、确立项目小组成员的职责、制定动态的项目实施计划、明确各阶段的项目工作目标、规定各分类项目的工作内容、计划进度和评价要求。 概念设计阶段 概念设计在新产品开发中有着重要地位，因此，新产品概念设计流程再造是新产品开发流程再造成败的关键所在。一个全新的汽车创意造型设计分为以下几部分： 1. 总体布置草图设计：绘制产品设计工程的总布置图（如图2），一方面是汽车造型的依据；另一方面它是具体总布置图确认的基础，在此基础上将产品的结构具体化，直至完成所有产品零部件的设计。
数字后端设计流程
数字后端流程 1. 数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Design Exchange Format）文件。(对synopsys 的Astro 而言，经过综合后生成的门级网表，时序约束文件 SDC 是一样的,Pad的定义文件--tdf ， .tf 文件 --technology file，Foundry厂提供的标准单元、宏单元和I/O Pad的库文件就与FRAM, CELL view, LM view 形式给出(Milkway 参考库 and DB, LIB file) 2. 布局规划。主要是标准单元、I/O Pad和宏单元的布局。I/O Pad预先给出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一定的区域由工具自动摆放。布局规划后，芯片的大小，Core的面积，Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后，你可以先做一次PNA(power network analysis）--IR drop and EM . 3. Placement -自动放置标准单元。布局规划后，宏单元、I/O Pad的位置和放置 标准单元的区域都已确定，这些信息SE（Silicon Ensemble）会通过DEF文件传递给PC(Physical Compiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标准单元，同时进行时序检查和单元放置优化。如果你用的是PC +Astro 那你可用write_milkway, read_milkway 传递数据。 4. 时钟树生成(CTS Clock tree synthesis) 。芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew. 5. STA 静态时序分析和后仿真。时钟树插入后，每个单元的位置都确定下来了，工具可以提出Global Route形式的连线寄生参数，此时对延时参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后，将这来两个文件传递给前端人员做后仿真。对Astro 而言，在detail routing 之后，用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会更准确。 6. ECO(Engineering Change Order)。针对静态时序分析和后仿真中出现的问题， 对电路和单元布局进行小范围的改动.