动态输出4位十进制频率计的设计

武汉职业技术学院课程结业论文

论文题目：动态输出4位十进制频率计的设计

姓名：彭华平

所在院系：电子信息工程学院

班级：通信12303

学号：12011193

指导教师：虞沧

武汉职业技术学院

二〇一三年十二月

目录

一、概述 (2)

二、设计正文 (3)

（一）设计目的 (3)

（二）设计实现 (4)

1、端口说明 (4)

2、Cnt10模块说明 (5)

3、Tctl模块说明 (6)

4、锁存器reg16模块说明 (8)

5、scan_led模块说明 (9)

6、顶层文件仿真 (9)

7、硬件实现 (11)

三、总结 (13)

四、感言 (14)

五、参考献 (14)

摘要

此次设计的主要目的是学习掌握频率计的设计方法；掌握动态扫描输出电路的实现方法；学习较复杂的数字系统设计方法。通过单位时间（1秒）内频率的计数来实现频率计的设计。此设计主要用四位十进制计数器，所以频率计数范围为100～9999Hz。然后锁存防止闪烁显示，最后由译码扫描显示电路输出到数码管进行显示输出。并且下载后会有一秒钟的延时后才会显示输出所计频率输出。设计下载后能够进行仿真频率的计数和静态显示，但是分频的设计程序有所缺陷导致长时间显示后会有1Hz的抖动。通过这次的设计能够更清楚的理解VHDL程序的描述语言，进行简单程序的编写和仿真。

动态输出4位十进制频率计的设计

一、目的

1. 学习掌握频率计的设计方法。

2. 掌握动态扫描输出电路的实现方法。

3. 学习较复杂的数字系统设计方法

二、设计实现

4位十进制频率计外部接口如图1所示，顶层文件如图2所示，包含4中模块；Tctl、reg16、scan_led和4个cnt10。

（1）端口说明

F1Hz：给Tctl模块提供1Hz的频率输入。

Fin：被测频率输入。

scan_led：给scan_led模块提供扫描输入频率输入。

bt[1..0]：片选信号输出。

sg[6..0]:译码信号输出。

cout：进位输出。

图一四位十进制频率计的外部接口

图二四位十进制频率计顶层文件

（2）cnt10模块说明

cnt10为含异步清零和同步时钟使能的十进制计数器，采用级联的方法进行计数，计数范围与所用cnt10级联个数有关，本次设计采用的是四个cnt10的级联，所以测频范围为0～9999Hz。

计数模块cnt10的源代码如下所示：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY cnt10 IS

PORT(rst,en,clk:IN STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

cout:OUT STD_LOGIC);

END cnt10;

ARCHITECTURE BEHAV OF cnt10 IS

SIGNAL cnt:STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

PROCESS(rst,en,clk)

BEGIN

IF rst='1'THEN cnt<="0000";

ELSIF(clk'EVENT AND clk='1')AND en='1'THEN

IF cnt="1001"THEN

cnt<="0000";

cout<='1';

ELSE

cnt<=cnt+1;

cout<='0';

END IF;

END IF;

END PROCESS;

Q<=cnt;

END BEHAV;

（3）Tctl模块说明

根据频率的定义和测量的基本原理，测定信号的频率必须有一个脉

宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期做准备的计数器清0信号。这三个信号可以由一个测频控制信号发生器Tctl产生，其设计要求是Tctl的计数使能信号en能产生一个1秒脉宽的周期信号，并对频率计

的每一计数器cnt10的en使能进行同步控制、当en高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首

先需要一个锁存信号load的上升沿将计数器前1秒钟的计数值锁存进各锁存器reg16中，并由外部的译码器译出并显示计数值。锁存信号之后，必须有一清零信号rst对计数器进行清零，为下1秒钟的技术操作做准备。

控制模块Tctl源代码如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY Tctl IS

PORT ( clkk: IN STD_LOGIC;

en,rst,load: OUT STD_LOGIC);

END;

ARCHITECTURE behav OF Tctl IS

SIGNAL div2clk: STD_LOGIC;

BEGIN

PROCESS(clkk)

BEGIN

IF clkk'EVENT AND clkk='1'THEN div2clk <= NOT div2clk; END IF;

END PROCESS;

PROCESS (clkk, div2clk)

BEGIN

IF clkk='0' AND div2clk='0' THEN

rst<='1';

ELSE rst<= '0';

END IF;

END PROCESS;

load<= NOT div2clk;

en<=div2clk;

END behav;

Tctl工作时序波形图如图三所示：

图三频率计测频控制器Tctl侧可控时序图

图中clkk的频率为1Hz，en的高电平持续时间为1秒，此时计数器开始工作，当en低电平的时候停止计数，并将计数值经过load锁存的reg16中最后通过scan_led译码显示输入。en的计时长度为1秒，即en的周期为2秒。计数器在en高电平计数完成即en从高电平跳跃到低电平时将计数结果锁存的reg16中。rst在满足clkk和en 均为低电平的时候对已锁存入锁存器的计数信号进行清零工作，为下一个技术周期做准备。

（4）锁存器reg16模块说明

设置锁存器的目的是使显示的数据稳定，不会不会由于周期性的清零信号而不断闪烁。每次显示数据位上一计数周期锁存的计数值。

16锁存器源代码如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY reg16 IS

PORT ( load: IN STD_LOGIC;

din: IN STD_LOGIC_VECTOR(15 DOWNTO 0);

Dout: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));

END ;

ARCHITECTURE behav OF reg16 IS

BEGIN

PROCESS(load,din)

BEGIN

IF load'EVENT AND load='1' THEN

Dout<=DIN;

END IF;

END PROCESS;

END behav;

（5）scan_led模块说明

动态显示是把所有的LED管的输入信号连在一起，这种连接方式有两个优点：一，节约器件的I/O端口；二，降低功耗。每次向LED写数据时，通过片选信号选通其中一个LED管并把数据写入，因此每一个时刻只有一个LED是亮的。为了能持续看到LED上面的显示类容，必须对LED管进行扫描，即一次循环点亮各个LED管。利用人眼的视觉暂留，加上发光器件的余辉效应，在一定的扫描频率下，人眼就会看到多个LED一起点亮。扫描的大小必须合适才能达到很好的效果。如果扫描频率太低，就会产生闪烁；而扫描频率太高会造成LED的频繁开启和关断，增加LED的功耗。通常扫描频率选择50Hz比较合适。

本次设计为四位LED动态扫描输出，clk为扫描扫描时钟，考虑到cnt8的分频作用，此次设计采用的频率为200Hz；sg[6..0]为当前正在显示的LED地址的已译码数据；bt[1..0]为输出的片选信号，决定某LED 在某时刻显示数据；Din[15..0]为4位一组的BCD码，共四位供显示输出的数据输入。Scan_led的内部以下三个进程：计数模块扫描时钟发生器、多路选通器模块和译码模块。

4位LED动态扫描输出scan_led源代码如下：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY scan_led IS

PORT (clk: IN STD_LOGIC;

Din: in STD_LOGIC_VECTOR(15 DOWNTO 0);

sg: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

bt: OUT STD_LOGIC_VECTOR(1 DOWNTO 0)); END;

ARCHITECTURE behav OF scan_led IS

SIGNAL cnt8: STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL q: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

p1: PROCESS(cnt8)

BEGIN

case cnt8 is

when "00" =>bt<="00";q<=Din(3 downto 0);

when "01" =>bt<="01";q<=Din(7 downto 4);

when "10" =>bt<="10";q<=Din(11 downto 8);

when "11" =>bt<="11";q<=Din(15 downto 12);

when others =>null;

end case;

END PROCESS p1;

p2: process(clk)

begin

if clk'event and clk='1' then cnt8<=cnt8+1;

end if;

end process p2;

p3: process(q)

begin

case q is

when "0000" =>sg<="0111111";

when "0001" =>sg<="0000110";

when "0010" =>sg<="1011011";

when "0011" =>sg<="1001111";

when "0100" =>sg<="1100110";

when "0101" =>sg<="1101101";

when "0110" =>sg<="1111101";

when "0111" =>sg<="0000111";

when "1000" =>sg<="1111111";

when "1001" =>sg<="1101111";

when others =>null;

end case;

END PROCESS p3;

END behav;

（6）顶层文件仿真

将各模块按照图二顶层文件连接编译通过后进行波形仿真。波形仿真如图四所示：

图四四位十进制频率计仿真波形图

F1Hz输入周期为1Hz；

Fin为测量频率，频率范围可谓100～9999Hz，此次波形仿真设计时间为1KHz；

clk为扫描时钟，周期为200Hz；

sg为输出LED七段显示译码结果，bt为输出片选信号，由波形仿真图克看出片选0（00）时LED显示为0,片选为1（01)时LED显示为0，片选为2（10）时LED显示为0，片选为3（11）时LED显示为1；即此时频率计计数频率为1000Hz，与实际输入频率相同。

（7）硬件下载实现

DE2没有提供动态输出方式，所以选择在WZ上实现。

F1Hz的1Hz输入频率通过DE2内部CLOCK_50的50M晶振分频来实现。输入频率信号和扫描频率也由50M晶振分频得到。又由于仿真设计中采用的是一个LED现实动态数据，所以下载到DE2板上是还要进行动态显示电路的设计。

分频的主要原程序为：

LIBRARY ieee;

USE ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

ENTITY count IS

PORT

( clk50: IN STD_LOGIC ;

q1khz: OUT STD_LOGIC);

END count;

ARCHITECTURE bhv OF count IS

BEGIN

HZ:PROCESS(clk50)

VARIABLE cout:INTEGER:=0;

BEGIN

IF clk50'EVENT AND clk50='1' THEN

cout:=cout+1;

IF cout<=24999 THEN q1khz<='0';

ELSIF cout<=49999 THEN q1khz<='1';

ELSE cout:=0;

END IF;

END IF;

END PROCESS;

END bhv;

（可以通过改变不同的cout值来进行不同的分频）

动态显示源程序为：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity export is

port(q200hz:in std_logic;

bt:in std_logic_vector(1 downto 0);

sg:in std_logic_vector(6 downto 0);

led0,led1,led2,led3:out std_logic_vector(6 downto 0));

end;

architecture behav of export is

begin

process(q200hz)

begin

if q200hz'event and q200hz='1' then

case bt is

when "00" => led0<=sg(6 downto 0);

when "01" => led1<=sg(6 downto 0);

when "10" => led2<=sg(6 downto 0);

when "11" => led3<=sg(6 downto 0);

when others=>null;

end case;

end if;

end process;

end behav;

编译仿真完成后，定义输入/输出脚（cout输出定义为SW[1],七段数码管显示为HEX[0]、HEX[1]、HEX[2]、HEX[3]，输入频率为clock_50），再次编译将定义引脚锁存到顶层文件后下载到DE2板上实现频率计的测试。设计下载过程中输入频率也可由DE2板上的50MHz、27MHz经过各种分频的到最后的输出计数频率，或者定义

EXT_CLOCK由外部时钟来定义输出也可以。但是在此设计中没有外接

电路，所以只能通过分频来得到相应的频率计数结果。

所以设计电路加上分频和显示电路后的顶层文件图如图五所示：

图五静态显示实际电路

三、总结

通过这次的EDA设计是我更加的了解VHDL语言的应用，尤其是在设计最后的静态输出的过程当中，由于书上设计的是由单个七段数码管进行动态显示，但是这种情况下不利于读取数据，所以应设计成由四个七段数码管静态输出结果的方式，但书上没有又没有源程序可供参考，自己在编写程序过程当中出现的错误提示以后在应用过程种应该细心，谨防出现细小的错误。尤其是实用语句的时候要考虑全面，不能再前面写过后忘记结尾，例如在使用多个if语句时要注意end if的个数与前相对应，不能少也不能多。在设计时还要考虑到设计引脚是否都能够在DE2板上找到，例如频率在DE2板上只有两个，如果需要其他频率的话就必须分频或者倍频。

四、感言

这次课程设计，我和姚冬同学合作完成了四位十进制频率计的设计，期间我们遇到了一些问题，我们通过查阅课本和其他资料、互相讨论和我们老师的热心指导，最终设计出电路图，又经过上机仿真，不断修改后完成设计。经过这次的课程设计我感觉到了合作的重要性同时发现了自己的问题，就是理论知识和实际操作没有很好的结合在一起，遇到问题不能及时的发现，平时只注意了理论知识而忽略了实际操作。经过这次课程设计以后希望我能在以后的工作中能培养自己的动手操作能力。

五、参考文献

1. 宋烈武，等. EDA计数实用教程. 湖北科学计数出版社，2006.

2. 顾斌. 数字电路EDA设计. 西安电子科技大学出版社，2004.

3. 李国洪，等. 可编程器件EDA设计与实践，机械工业出版社，200

4.

4. 刘艳萍，等. EDA实用技术及应用. 国防工业出版社，2006.

5. 潘松，等. EDA技术及其应用. 清华大学出版社，2007.

6. 王诚，等. Altera FPGA—CPLD设计（基础篇）. 人民邮电出版社，2005.

7. 王振红，等. VHDL数字电路设计与应用实践教程（第2版）. 机械工业出版社，2006.

谢谢虞沧老师指导！