第五章 集成触发器(习题)
第五章集成触发器
5.1 画出由两个或非门构成的基本RS触发器的电路图，并写出状态转换表。已知RS的输入波形如图题5-28所示，试画出输出Q和的波形。设初始状态为Q=0。
图题5-28
解：用或非门构成RS触发器
值得说明的是，利用或非门构成基本触发器时，其置位、复位被定义为S、R!！
图中，灰色为约束条件区域，此时基本触发器的输出为红色线条，即Q和Q均为“1”，
是触发器不允许的状态；蓝色区域为不定状态，它是在R、S由“1”同时变为“0”而出现的状态，由于实现无法判断触发器将会是什么状态，故称之为不定状态。
5.2 已知同步D 触发器的波形如图题5-29所示，试画出输出Q 的波形。设触发器的初始状
态为Q =0。
CP
D CP
D
(a)(b)
图题5-29
解：同步D 触发器存在空翻转问题，在发生CP 高电平期间，当Q 为0时，如果出现D 由0变为1，对触发器的Q 就会变成1；在发生CP 高电平期间，当Q 为1时，如果出现D 由1变为0，对触发器的Q 就会变成0。换句话说就是，在CP 高电平期间，D 的变换会引起D 触发器的状态变化。
5.3 主从JK 触发器的输入CP 、J 、K 的波形如图5-30所示，试画出输出Q 的波形。设触发
器的初始状态为Q =0。
CP
CP
(a)(b)
J
K J
K
图题5-30
解：JK 触发器是在CP 的下降沿，依据JK 的输入而使得状态发生变化的。
5.4 已知，图5-31中各触发器的初始状态Q =0，试画出在CP 脉冲作用下各触发器Q 端的
电压波形。
1FF 1
1FF 2
FF 3
FF 4
1FF 5
1
6
FF 7
8
CP
图题5-30
解：根据各个触发器的连接关系，并注意到各自的有效沿，可以画出如下波形。
5.5 维持-阻塞D 触发器74LS 74的电路输入波形如图题5-32所示，画出输出Q 端的波形。
CP
CP
(a)
(b)
D
D
图题5.-32
解：维持-阻塞D 触发器74LS 74是CP 上升沿触发。
5.6 画出图题5-33所示的维持阻塞D 触发器Q 的波形。
CP
CP
(a)
(b)
D
D
d
R d
S d S 1
d R 1
图题5-33
解：维持-阻塞D 触发器74LS 74是CP 上升沿触发，其直接置位和直接复位均是低电平有效，且不受CP 的限制。
5.7 根据图题5-34所示的触发器的电路、输入CP 和A 的波形，试画出Q 2的波形。设触发
器的初始状态为Q =0。
CP A
(a)
(b)
图题5-34
解：JK 触发器是CP 下降沿有效，在J=K=1时，为计数工作方式。
5.8 在图题5-35的主从JK 触发器电路中，CP 和A 的电压波形如图中所示，试画出Q 端对
应的电压波形。设触发器的初始状态为Q =0。
图题5-35
解：注意到图中是JK 触发器，有效触发沿是下降沿。
5.9 试画出图题5-36电路输出端Y 、Z 的电压波形。输入信号A 和CP 的电压波形如图中所
示。设触发器的初始状态均为Q =0。
A
图题5-36
解：D 触发器的有效出发沿是上升沿。为了便于绘图，在原有图中，做适当标注，并设初始状态Q 0、Q 1均为“0”，如下图所示。
5.10画出图题5-37电路输出端Q2的电压波形。输入信号A和CP的电压波形与上题相同。
假定触发器为主从结构，初始状态均为Q=0。
2
图题5-37
解：JK触发器的有效出发沿是下降沿，其复位是低电平有效。
第五章触发器 5.1 画出如题图5.1所示的基本RS触发器输出端、 Q Q的电压波形图。S和R的电压波形如图5.1(b)所示。 题图5.1 解：波形如图： 5.2 或门组成的基本RS触发器电路如题图5.2(a)所示，已知S和R的波形如题图5.2(b)所示。试画出、 Q Q的波形图。设触发器的初态Q=0。 题图5.2 解：波形如图：
5.3 题图5.3所示为一个防抖动输出开关电路。当拨动开关K时，由于开关接通瞬间发生振颤，R 和S的波形如图中所示，请画出和 Q Q端的对应波形。 题图5.3 解：波形如图： 5.4有一时钟RS触发器如题图5.4所示，试画出它的输出端的波形。初态 Q Q=0。 题图5.4 解：波形如图：
5.5 设具有异步端的主从JK 触发器的初始状态Q = 0，输入波形如题图5.5所示，试画出输出端Q 的 波形。 题图5.5 解：波形如图： 5.6 设题图5.6的初始状态为2Q 1Q 0Q = 000，在脉冲CLK 作用下，画出、、的波形（所用 器件都是CD4013）。S 0Q 1Q 2Q D 、R D 分别是CD4013高电平有效的异步置1端，置0端。 题图5.6 解：波形如图：
5.7 设题图5.7电路两触发器初态均为0，试画出、波形图。 1Q 2Q 题图5.7 解：波形如图： 5.8 已知CMOS 边沿触发结构JK 触发器CD4207各输入端的波形如题图5.8所示，试画出、Q Q 端 的对应波形，设初态Q = 0。S D 为高电平置1端，R D 为高电平置0端，电路为CLK 上升沿触发。 题图5.8 解：波形如图：
第四章集成触发器 [题4.1] 选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 2．在下列触发器中，有约束条件的是。 A.主从J K 触发器 B.主从D触发器 C.同步R S 触发器 D.边沿D触发器 3．一个触发器可记录一位二进制代码，它有个稳态。 A.0 B.1 C.2 D.3 4．存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 5．下列触发器中，没有约束条件的是。 A.基本R S触发器 B.主从R S触发器 C.同步R S触发器 D.边沿D触发器 6．描述触发器的逻辑功能的方法有。 A.状态转换真值表 B.特性方程 C.状态转换图 D.状态转换卡诺图 7．对于D触发器，欲使Q n+1=Q n，应使输入D= 。 A.0 B.1 C.Q D.Q 8．对于JK触发器，若J=K，则可完成触发器的逻辑功能。 A.RS B.D C.T D.Tˊ 9．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入 端。 A.J=K=0 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=0 10．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入 端。 A.J=K=1 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=1 11．欲使D触发器按Q n+1=Q n工作，应使输入D= 。 A.0 B.1 C.Q D.Q
12．下列触发器中，克服了空翻现象的有。 A.边沿D触发器 B.主从R S触发器 C.同步R S触发器 D.主从J K触发器 13．对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q 14．对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q 15．欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。 A.J=K=1 B.J=0,K=0 C.J=1,K=0 D.J=0,K=1 16．欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。 A.J=K=1 B.J=1,K=0 C.J=K=0 D.J=0 ,K=1 17．描述触发器的逻辑功能的方法有。 A.状态转换真值表 B.特性方程 C.状态转换图 D.状态转换卡诺图 18．为实现将JK触发器转换为D触发器，应使。 A.J=D,K=1 B. K=D,J=1 C.J=K=D D.J=K=1 19.边沿式D触发器是一种稳态电路。 A.无 B.单 C.双 D.多 [题4.2] 判断题（正确打√，错误的打×） 1. D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。 （）2.RS触发器的约束条件R S=0表示不允许出现R=S=1的输入。 （）3.同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。（） 4.主从J K触发器、边沿J K触发器和同步J K触发器的逻辑功能完全相同。（） 5.对边沿J K触发器，在C P为高电平期间，当J=K=1时，状态会翻转一次。（） [题4.3] 填空题
第五章：集成触发器 一、单选题 1：存在一次变化问题的触发器是( )。 A RS 触发器 B D 触发器 C 主从JK 触发器 D 边沿JK 触发器 2：已知R 、S 是2 个与非门构成的基本RS 触发器的输入端，则约束条件为( )。 A 1=+D D S R B 0=+D D S R C 1= D D S R D 0=D D S R 3：已知R 、S 是或非门构成的基本RS 触发器的输入端，则约束条件为( )。 A RS=0 B R+S=1 C RS=l D R+S=0 4：T 触发器特性方程( )。 A n n n TQ TQ Q +=+1 B n n Q T Q =+1 C n n n Q T Q T Q +=+1 D n n Q Q =+1 5：存在约束条件的触发器是( )。 A RS 触发器 B D 触发器 C JK 触发器 D T 触发器 6：用5级触发器可以记忆( )种不同的状态。 A 8 B16 C 32 D 64 7：若JK 触发器的现态为0，欲使CP 作用后仍保持为0状态，则JK 的值应是( )。 AJ = l ， K = 1 BJ = 0，K = 0 C n Q J =，K = 1 DJ = 1，K = Q n 8：维持一阻塞D 触发器是( )。 A 下降沿触发 B 上升沿触发 C 高电平触发 D 低电平触发 9：当维持阻塞型D 触发器的异步置1端S d = 0时，则触发器的次态( )。 A 与CP 和D 有关 B 与CP 和D 无关 C 只与CP 有关 D 只与D 有关 10：主从JK 型触发器是( )。 A 在CP 上升沿触发 B 在CP 下降沿触发 C 在CP=1的稳态下触发 D 与CP 无关的 11．用555定时器构成的施密特触发器，若电源电压为6V ，控制端不外接固定电压，则其 上限阈值电压、下限阈值电压和回差电压分别为 ( ) A 2V ，4V , 2V B 4V , 2V , 2V C 4V ，2V , 4V D 6V , 4V , 2V 12：一个用555定时器构成的单稳态触发器输出的脉冲宽度为( )。 A 0.7RC B 1.4RC C 1.1RC D 1.0RC
第五章触发器Flip－Flop 1、触发器的定义和分类 2、常用的触发器 3、触发器的分析
触发器（Flip-Flop）：能够存储一位二进制数字信号的基本单元电路叫做触发器。（P179引言部分） 特点：具有“记忆”功能。 分析下面的电路：当A＝0时，F=0 某一时刻，由于外界的干扰使得A信号 突然消失，此时，相当于A输入端悬空 由电路结构得：F=1。 干扰发生前后，F的输出值发生的变化，故该电路没有“记忆”功能
再看下面的电路： 当A＝0时，F＝0。 某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输入端悬空，但F端反馈回来的值仍然为0，由电路结构得：F=0。 说明该电路具有“记忆”功能。 其根本原因在于，该电路带有反馈。
触发器的分类：P179 ①按稳定工作状态分： 双稳态、单稳态和无稳态（多谐振荡器）触发器。本章仅讨论双稳态触发器。 ②按结构分： 主从结构和维持阻塞型（边沿结构）触发器。 本章仅讨论边沿触发器。 ③按逻辑功能分： RS、JK、D、T和T’触发器。 本章重点讨论后四种。
常用触发器 1、基本RS触发器 ①电路组成和逻辑符号 基本RS触发器有两种：由与非门构成的和由或非门构成的。 我们以前者为例： 输出端在正常情形下应是完全相反的两种逻辑状态，即两个稳态。当Q=0时，称为“0态”；当Q=1时，称为“1态”。
②逻辑功能分析： A）当R=S=0时） （即1 = =S R 1 1Q Q Q Q= = ?1 可以保证门1的 输出值不变。Q Q Q= ?1 可以保证门2的 输出值不变。 此时，门1和2的输出值均保持不变，称为：触发器的保持功能。
第四章 集成触发器 一、内容提要 能够存储一位二值信息的基本单元称为双稳态触发器，简称触发器。触发器是组成时序逻辑电路的基本单元。它的显著特点是具有记忆功能，一个触发器能记住1位二值信号（0或1），n 个触发器组合在一起就能记忆n 位二值信号。 （一）、触发器的特点 l 、它有两个能自行保持的稳定状态 触发器有两个输出端，分别记作Q 、Q ，其状态是互补的： Q ＝1，Q ＝0是一个稳定状态，称为1态；Q ＝0，Q ＝1是另一个稳定状态，称为 0态； 其他情况如Q ＝Q ＝0或Q ＝Q ＝1，不满足互补的条件，称之为不定状态，它既不能算作0态，也不能算作1态。 2、在适当的输入信号作用下，触发器能从原来所处的一个稳态翻转成另一个稳态。 3、在输入信号取消后，能够将得到的新状态保存下来，即记忆住这一状态。 （二）、触发器的类型 1、按触发方式分，有电平触发方式、主从触发方式和边沿触发方式。 2、按逻辑功能分，有RS 触发器、JK 触发器、D 触发器和T 触发器。 （三）、各类触发器的状态方程 1、RS 触发器：?????=+=+约束条件） (01SR Q R S Q n n 2、n n n Q K Q J Q JK +=+1触发器： 3、D Q D n =+1触发器： 4、n n Q T Q T ⊕=+1触发器： 5、n n Q Q T =+1'触发器： 由于目前实际生产的集成时钟触发器只有D 型和JK 型两种，如果需要使用其它逻辑功 能的触发器，可以利用转换逻辑功能的方法，将D 或JK 触发器转换成所需功能的触发器发器。 二、重点难点 本章主要内容包括： （1）基本触发器的电路组成和工作原理。 （2）RS 触发器、JK 触发器、D 触发器、T 和T ’触发器的逻辑功能以及触发器的描述方法：逻辑功能表、特性方程、驱动（激励）表、状态转移图（表）和时序（波形）图。 重点需要掌握的内容在于各类触发器的逻辑功能和逻辑功能描述方法；各种触发方式的特点、脉冲工作特性。
数字电子技术 第五章 触发器 1. 触发器是 。 2. 触发器有两个稳定的状态，可用来存储数码 和 （只要电源不断电）。触发器按其逻辑功能可分为 触发器、 触发器、 触发器、 触发器等四种类型。按触发方式可以分为： 、 、 。 3. 触发器有 个稳定状态，通常用 端的输出状态来表示触发器的状态。 4. 或非门构成的SR 锁存器的输入为 S =1、R =0，当输入S 变为0时，触发器的输出将会（ ）。 （A ）置位 （B ）复位 （C ）不变 5. 与非门构成的SR 锁存器的输入为0 0==R S 、，当两输入的0状态同时消失时，触发器的输出状态为（ ） （A ）1 0==Q Q 、 （B ）0 1==Q Q 、 （C ）1 1==Q Q 、 （D ）状态不确定 6. 触发器引入时钟脉冲的目的是（ ） （A ）改变输出状态 （B ）改变输出状态的时刻受时钟脉冲的控制 （C ）保持输出状态的稳定性 7. 与非门构成的SR 锁存器的约束条件是（ ） （A ）0=+R S （B ）1=+R S （C ）0=?R S （D ）1=?R S 8. “空翻”是指（ ） （A ）在时钟信号作用时，触发器的输出状态随输入信号的变化发生多次翻转 （B ）触发器的输出状态取决于输入信号 （C ）触发器的输出状态取决于时钟信号和输入信号 （D ）总是使输出改变状态 9. JK 触发器处于翻转时，输入信号的条件是（ ） (A)J =0 , K =0 (B)J =0 , K =1 (C) J =1 , K =0 (D)J =1 , K =1 10. J =K =1时，JK 触发器的时钟输入频率为120Hz ，Q 输出为（ ）
【总复习卷】 第4章集成触发器 触发器是数字电路中的一个基本逻辑单元，它与逻辑门电路一起组成各种各样的数字电路。触发器具有记忆功能并且其状态在触发脉冲作用下迅速翻转。 【知识结构图】 【本章重点】 1. 触发器的基本性质。 2. RS触发器、JK触发器、D型触发器的逻辑功能，各类触发器逻辑符号。 3. 集成触发器外特性及其应用。 【本章难点】 1. 各类触发器逻辑功能分析。 2. 主从型触发器工作波形画法。 3. 集成触发器简单应用。 4. 触发器的空翻。 【本章考点】 1. 各类触发器逻辑符号及相应逻辑功能。 2. 触发器的工作波形。 3. 集成触发器类型识别及简单应用。 4. 触发器的空翻。
综合训练（第4章） 一、填空题 1．触发器具有________种稳定状态。在输入信号消失后，能保持输出状态不变，也就是说它具有________功能。在适当触发信号作用下，从一个稳态变为另一个稳态,，因此 触发器可作为_______进制信息存贮单元。 2. 边沿型触发器可以避免现象的产生。 3. 通常规定触发器______端的状态作为触发器的状态。 4. 触发器按照逻辑功能分为：、、、等。 5. 主从触发器在时钟高电平时主触发器接收信，而__ __触发器状态不变。在时钟 脉冲下降沿时__主__触发器被封锁而__ ___触发器打开接收触发器信号。 6. 与非门构成的基本RS触发器的约束条件是R+S不能为。 7. 基本触发器电路中,S D端、R D端可以根据需要预先将触发器或， 而不受的同步控制。 8. 在时钟脉冲控制下，JK触发器J端和K端输入不同组合的信号时，能够具 有、、、的功能。 二、判断题(对的打”√”,错的打”Х”) 1. 触发器属于组合逻辑电路系列，即没有记忆功能。( ) 2. 同步RS触发器连成计数电路时，会产生空翻现象。 ( ) 3. 主从RS触发器会出现状态不定的现象。 ( ) 4. 主从型触发器接成计数电路时，不会产生空翻现象。( ) 5. 当JK触发器的，它就转化为T触发器。( ) 6. JK触发器的特性方程是。( ) 7. 当J=K=0时，JK触发器就具有计数的功能。( ) 8. 由触发器工作性质可看出触发器是一个双稳态电路。 ( ) 9. 触发器的抗干扰能力,与触发脉冲宽度无关。 ( ) 10. 同步RS触发器状态的改变是与时钟脉冲信号同步的。( ) 11. 与非门构成的基本RS触发器，当S=1,R=0时,其输出端状态是1。( ) 12. 同步RS触发器的约束条件是SR=0。( )
第五章 触发器 题 5.1画出下图由与非门组成的SR 锁存器输出端 Q Q '、的电压波形，输入端D S '、D R '的电压波形如图中所示。 解：输出波形如下图。 题5.2画出下图由或非门组成的SR 锁存器器输出端Q Q '、的电压波形，输入端D S 、D R 的电压波形如图中所示。 解：输出波形如下图。 题5.5在下图电路中，若CLK 、S 、R 的电压波形如图中所示，试画出Q Q '和端与之对应的电压波形。假定触发器的初始状态为0Q =。 解：输出波形如下图。 题5.7若主从SR 触发器各输入端的电压波形如下图，试画出Q Q '、端对应的电压波形。设触发器的初始状态为Q =0。 解：输出波形如下：
题5.9若主从结构SR 触发器的D CLK S R R '、、、各输入端的电压波形如下图，1D S '=，试画出Q Q '、端对应 的电压波形。 解：输出波形如下： 题5.12若主从结构JK 触发器的D D CLK R S J K ''、、、、端的电压波形如下图所示，画出Q Q '、端对应的电压波形。 解：输出波形如下： 在第三个CLK =1期间，输入信号J 发生了跳变，此时1Q =,只接受置0信号，出现了 1K =,因此置0。 第四个CLK =1期间，0Q =，只接受置1信号，出现过J =1的尖峰，故有置1信号，那么次态置1。 题5.18设图中各触发器的初始状态皆为0Q =，试画出在CLK 信号连续作用下各触发器输出端的电压波形。
解：(1)JK 触发器的状态方程为： *Q JQ K Q ''=+ 由题意知：1J K == 故有：*1 1Q Q '=；状态翻转 (2) JK 触发器的状态方程为： *Q JQ K Q ''=+ 由题意知：0J K == 故有：*2 2Q Q =；状态保持 (3) JK 触发器的状态方程为： *Q JQ K Q ''=+ 由题意知：,J Q K Q '== 故有：* 33 Q Q '=；状态翻转 (4) T 触发器的状态方程为： *Q TQ T Q ''=+
第五章触发器 5-1 Q端波形： 5-2 这是一个门控RS触发器，CP=1期间R、S控制触发器的状态；CP=0期间，触发器的状态保持不变 门控RS
5-3 (a) RS触发器的输入S=AQ'，R=BQ，代入RS触发器的特性方程Q*=S+R'Q 中，得：Q*=S+R'Q=AQ'+(BQ) 'Q=AQ'+(B'+Q')Q=AQ'+B'Q (b) RS触发器的输入S=CQ'，R=DQ'，代入RS触发器的特性方程Q*=S+R'Q 中，得：Q*=S+R'Q=CQ'+(DQ') 'Q=CQ'+(B'+Q)Q=CQ'+Q=C+Q 5-4 与非门构成的基本
5-5 根据主从结构同步RS触发器的特性表，可画出波形如下（设正脉冲有效） 5-6 将S=A，R=A'代入RS触发器的特性方程Q*=S+R'Q中，得： Q*=A+AQ=A——该电路实现的是D触发器 5-7 RS触发器的输入S=(AQ')'=A'+Q，R=(BQ)'，代入RS触发器的特性方程Q*=S+R'Q中，得：Q*=S+R'Q=(A'+Q)+((BQ) ')'Q=A'+Q+BQ=A'+Q 5-8 由图中可知，当R D'=0时，Q1*=Q2*=0；当R D'=1时，在时钟脉冲的下降沿，Q1*=D，Q2*=JQ2'+K'Q2= Q1Q2'，画出波形图：
5-9 主从结构和边沿触发的触发器都是无空翻现象的触发器，这里选用边沿触发的RS触发器。 T触发器的特性方程为Q*= TQ'+ T'Q，与RS触发器的特性方程Q*=S+R'Q，并考虑RS触发器的约束条件RS=0，将T触发器的特性方程化为：Q*= TQ'+ (T'+Q)'Q，故S= TQ'，R=(T'+Q)'=TQ，逻辑电路图如下： 触发器上升沿触发，特性方程：
第5章 触发器 5.1 RS触发 自测练习 1．或非门构成的基本RS触发器的输入S=1、R=0，当输入S变为0时，触发器的输出将会（）。 （a）置位（b）复位（c）不变 2．与非门构成的基本RS触发器的输入S=1，R=1，当输入S变为0时，触发器输出将会（）。 （a）保持（b）复位（c）置位 3．或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 4．与非门构成的基本RS触发器的输入S=0，R=0时，其输出状态为（）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 5．基本RS触发器74LS279的输入信号是（）有效。 （a）低电平（b）高电平 6．触发器引入时钟脉冲的目的是（）。 （a）改变输出状态 （b）改变输出状态的时刻受时钟脉冲的控制。 7．与非门构成的基本RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 8．钟控RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 9．RS触发器74LS279中有两个触发器具有两个S输入端，它们的逻辑关系是（）。 （a）或（b）与（c）与非（d）异或 10．触发器的输出状态是指（）。 （a）Q （b）Q
答案：1．c 2．c 3．e 4．e 5．A 6．b 7．b 8．c 9．b 10．a 5.2 D 触发器 自测练习 1．要使电平触发D 触发器置1，必须使D=（ ）、CP=（ ）。 2．要使边沿触发D 触发器直接置1，只要使S D ＝（ ）、R D ＝（ ）即可。 3．对于电平触发的D 触发器或D 锁存器，（ ）情况下Q 输出总是等于D 输入。 4．对于边沿触发的D 触发器，下面（ ）是正确的。 （a ）输出状态的改变发生在时钟脉冲的边沿 （b ）要进入的状态取决于D 输入 （c ）输出跟随每一个时钟脉冲的输入 （d ）（a ）（b ）和（c ） 5．“空翻”是指（ ）。 （a ）在脉冲信号CP=1时，输出的状态随输入信号的多次翻转 （b ）输出的状态取决于输入信号 （c ）输出的状态取决于时钟和控制输入信号 （d ）总是使输出改变状态 6．对于74LS74，D 输入端的数据在时钟脉冲的（ ）（上升，下降 ）边沿被传输到（ ）（, Q Q ）。 7．要用边沿触发的D 触发器构成一个二分频电路，将频率为100Hz 的脉冲信号转换为50Hz 的脉冲信号，其电路连接形式为（ ）。 答案：1．1，1 2．0，1 3．CP=1 4．a 5．a 6．上升,Q 7． 5.3 JK 触发器 自测练习 1．主从JK 触发器是在（ ）采样，在（ ）输出。 2．JK 触发器在（ ）时可以直接置1，在（ ） 时可以直接清0。 3．JK 触发器处于翻转时输入信号的条件是（ ） （a ） J=0，K=0 （b ）J=0，K=1 （c ） J=1，K=0 （d ）J=1，K=1 1D C1
第四章 集成触发器和时序逻辑电路 题2.4.1 电路如图题2.4.1所示。已知A 、B 波形，判断Q 的波形应为(A) 、(B)、(C)、(D)中的哪一种。假定触发器的初始状态为0。 图题2.4.1 解：电路是一个由“或非”门构成的基本RS 触发器，当AB 都为“1”时，0 ==Q Q ，而 当A =0，B =1时，则0=Q ，而1=Q ，所以应该是(B)波形正确。 题2.4.2 电路如图题2.4.2所示。能实现 n n Q Q =+1 的电路是哪一种电路。 图题2.4.2 解： 对(a)电路，只有当A=1时才是计数型触发器；而(b)电路是T 触发器，只有当T=1时，才是计数触发器；(c)可以实现计数即n n Q Q =+1，(d)电路也不可能是计数式触发器。所以实现 n n Q Q =+1功能的电路是(c)。 题2.4.3 在钟控RS 触发器(教材图2.4.4(a)所示中，S 、R 、CP 端加入如图题2.4.3所示波形，试画出Q 端的波形(设初态为0)。 图题2.4.3 解：在钟控RS 触发器（即同步RS ）中，在R=S=1时，1==Q Q ，而如若RS 同时变为“0”后，Q Q ,的状态将不能确定，现在RS 同时为1后不同时为“0”，所以有如下波形。 Q CP R S
题2.4.4 电路如图题2.4.4所示，A Q Q n n +=+1 的电路是哪 一些电路。 图题2.4.4 解：对(a)电路，因为是D 触发器，所以有n n Q A D Q ?==+1 对(b)电路，因为是RS 触发器, 所以有n n n n n Q A Q A Q Q R S Q +=+?=+=+1 对(c)电路，因为是T 触发器, n n n n n n n n Q A Q Q A Q Q A Q T Q T Q ?=??+??=+=+1 对(d)电路，因为是JK 触发器, n n n n n n n Q A Q A Q Q Q K Q J Q +=?+=?+?=+1 因此，能实现A Q Q n n +=+1的电路是（b ）和（d ）两个电路。 题2.4.5 根据图题2.4.5所示电路及A 、B 、C 波形，画出Q 的波形。(设触发触器初态为0)。 图题2.4.5 解：电路是一个上升沿触发的D 功能触发器，它的波形如图所示： 题2.4.6 试画出D 触发器、JK 触发器、T 触发器的状态转换图； 解：D 解发器的状态转换图如下： JK 触发器的状态转换图为： T 触发器的状态转换图为： C B A Q
第5章 触发器5.1 RS触发器 自测练习 1．或非门构成的基本RS触发器的输入S=1、R=0，当输入S变为0时，触发器的输出将会（）。 （a）置位（b）复位（c）不变 2．与非门构成的基本RS触发器的输入S=1，R=1，当输入S变为0时，触发器输出将会（）。 （a）保持（b）复位（c）置位 3．或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 4．与非门构成的基本RS触发器的输入S=0，R=0时，其输出状态为（）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 5．基本RS触发器74LS279的输入信号是（）有效。 （a）低电平（b）高电平 6．触发器引入时钟脉冲的目的是（）。 （a）改变输出状态 （b）改变输出状态的时刻受时钟脉冲的控制。 7．与非门构成的基本RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 8．钟控RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1
9．RS触发器74LS279中有两个触发器具有两个S输入端，它们的逻辑关系是（）。 （a）或（b）与（c）与非（d）异或 10．触发器的输出状态是指（）。 （a） Q （b）Q 答案：1．c 2．c 3．e 4．e 5．A 6．b 7．b 8．c 9．b 10．a 5.2 D触发器 自测练习 1．要使电平触发D触发器置1，必须使D=（）、CP=（）。 2．要使边沿触发D触发器直接置1，只要使S D＝（）、R D＝（）即可。 3．对于电平触发的D触发器或D锁存器，（）情况下Q输出总是等于D输入。 4．对于边沿触发的D触发器，下面（）是正确的。 （a）输出状态的改变发生在时钟脉冲的边沿 （b）要进入的状态取决于D输入 （c）输出跟随每一个时钟脉冲的输入 （d）（a）（b）和（c） 5．“空翻”是指（）。 （a）在脉冲信号CP=1时，输出的状态随输入信号的多次翻转 （b）输出的状态取决于输入信号 （c）输出的状态取决于时钟和控制输入信号 （d）总是使输出改变状态 6．对于74LS74，D输入端的数据在时钟脉冲的（）（上升，下降）边沿被传输到（）（, Q Q）。 7．要用边沿触发的D触发器构成一个二分频电路，将频率为100Hz的脉冲信号转换为50Hz 的脉冲信号，其电路连接形式为（）。 答案：1．1，1 2．0，1 3．CP=1 4． ．a 6．上升,Q 7． 5.3 JK触发器 自测练习
第5章 触发器 RS触发器 自测练习 1．或非门构成的基本RS触发器的输入S=1、R=0，当输入S变为0时，触发器的输出将会（）。 （a）置位（b）复位（c）不变 2．与非门构成的基本RS触发器的输入S=1，R=1，当输入S变为0时，触发器输出将会（）。 （a）保持（b）复位（c）置位 3．或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 4．与非门构成的基本RS触发器的输入S=0，R=0时，其输出状态为（）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 5．基本RS触发器74LS279的输入信号是（）有效。 （a）低电平（b）高电平 6．触发器引入时钟脉冲的目的是（）。 （a）改变输出状态 （b）改变输出状态的时刻受时钟脉冲的控制。 7．与非门构成的基本RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 8．钟控RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 9．RS触发器74LS279中有两个触发器具有两个S输入端，它们的逻辑关系是（）。 （a）或（b）与（c）与非（d）异或 10．触发器的输出状态是指（）。 （a） Q （b）Q
答案：1．c 2．c 3．e 4．e 5．A 6．b 7．b 8．c 9．b 10．a D 触发器 自测练习 1．要使电平触发D 触发器置1，必须使D=（ ）、CP=（ ）。 2．要使边沿触发D 触发器直接置1，只要使S D ＝（ ）、R D ＝（ ）即可。 3．对于电平触发的D 触发器或D 锁存器，（ ）情况下Q 输出总是等于D 输入。 4．对于边沿触发的D 触发器，下面（ ）是正确的。 （a ）输出状态的改变发生在时钟脉冲的边沿 （b ）要进入的状态取决于D 输入 （c ）输出跟随每一个时钟脉冲的输入 （d ）（a ）（b ）和（c ） 5．“空翻”是指（ ）。 （a ）在脉冲信号CP=1时，输出的状态随输入信号的多次翻转 （b ）输出的状态取决于输入信号 （c ）输出的状态取决于时钟和控制输入信号 （d ）总是使输出改变状态 6．对于74LS74，D 输入端的数据在时钟脉冲的（ ）（上升，下降 ）边沿被传输到（ ）（, Q Q ）。 7．要用边沿触发的D 触发器构成一个二分频电路，将频率为100Hz 的脉冲信号转换为50Hz 的脉冲信号，其电路连接形式为（ ）。 答案：1．1，1 2．0，1 3．CP=1 4．a 5．a 6．上升,Q 7． JK 触发器 自测练习 1．主从JK 触发器是在（ ）采样，在（ ）输出。 2．JK 触发器在（ ）时可以直接置1，在（ ） 时可以直接清0。 3．JK 触发器处于翻转时输入信号的条件是（ ） （a ） J=0，K=0 （b ）J=0，K=1 1D
第五章集成触发器 5.1 画出由两个或非门构成的基本RS触发器的电路图，并写出状态转换表。已知RS的输入波形如图题5-28所示，试画出输出Q和的波形。设初始状态为Q=0。 图题5-28 解：用或非门构成RS触发器 值得说明的是，利用或非门构成基本触发器时，其置位、复位被定义为S、R!！ 图中，灰色为约束条件区域，此时基本触发器的输出为红色线条，即Q和Q均为“1”， 是触发器不允许的状态；蓝色区域为不定状态，它是在R、S由“1”同时变为“0”而出现的状态，由于实现无法判断触发器将会是什么状态，故称之为不定状态。
5.2 已知同步D 触发器的波形如图题5-29所示，试画出输出Q 的波形。设触发器的初始状 态为Q =0。 CP D CP D (a)(b) 图题5-29 解：同步D 触发器存在空翻转问题，在发生CP 高电平期间，当Q 为0时，如果出现D 由0变为1，对触发器的Q 就会变成1；在发生CP 高电平期间，当Q 为1时，如果出现D 由1变为0，对触发器的Q 就会变成0。换句话说就是，在CP 高电平期间，D 的变换会引起D 触发器的状态变化。 5.3 主从JK 触发器的输入CP 、J 、K 的波形如图5-30所示，试画出输出Q 的波形。设触发 器的初始状态为Q =0。 CP CP (a)(b) J K J K 图题5-30 解：JK 触发器是在CP 的下降沿，依据JK 的输入而使得状态发生变化的。 5.4 已知，图5-31中各触发器的初始状态Q =0，试画出在CP 脉冲作用下各触发器Q 端的 电压波形。
1FF 1 1FF 2 FF 3 FF 4 1FF 5 1 6 FF 7 8 CP 图题5-30 解：根据各个触发器的连接关系，并注意到各自的有效沿，可以画出如下波形。 5.5 维持-阻塞D 触发器74LS 74的电路输入波形如图题5-32所示，画出输出Q 端的波形。 CP CP (a) (b) D D 图题5.-32 解：维持-阻塞D 触发器74LS 74是CP 上升沿触发。
第四章 集 成 触 发 器 4.1 R d S d Q Q 不定 4.2 （1 CP=1时如下表)(2) 特性方程Q n+1 =D (3)该电路为锁存器（时钟型D 触发器）。CP=0时，不接收D 的数据；CP=1时，把数据锁存。(但该电路有空翻) 4.3 (1)、C=0时该电路属于组合电路；C=1时是时序电路。 (2)、C=0时Q=A B +; C=1时Q n+1=B Q B Q n n += (3)、输出Q 的波形如下图。 A B C Q 4.4 CP D Q 1Q 2 图4.5 4.5 D Q Q CP T 4.6 Q 1 n 1+=1 Q 2n 1+=Q 2n Q n 13+=Q n 3 Q Q 4 n 1 4n +=
Q1CP Q2Q3 Q4 4.7 1、CP 作用下的输出Q 1 Q 2和Z 的波形如下图； 2、Z 对CP 三分频。 D Q Q CP Q1 D Q Q Q2 Z Rd CP Q1Q2 Z 1 4.8由Q D J Q K Q J Q K Q n 1n n n n +==+=?得D 触发器转换为J-K 触发器的逻辑图如下面的左图；而将J-K 触发器转换为D 触发器的逻辑图如下面的右图 CP D Q Q J K Q Q D Q Q J K CP 4.9 CP B C A 4.10 CP X Q1Q2Z 4.11 1、555定时器构成多谐振荡器 2、u c, u o 1, u o 2的波形
u c u o 1u o 2 t t t 1.67V 3.33V 3、u o 1的频率f 1= 1074501 316..H z ??≈ u o 2的频率f 2=158H z 4、如果在555定时器的第5脚接入4V 的电压源，则u o 1的频率变为 1 113001071501 232....H z ??+??≈ 4.12 图(a)是由555定时器构成的单稳态触发电路。 1、工作原理（略）； 2、暂稳态维持时间t w =1.1RC=10ms(C 改为1μF)； 3、u c 和u o 的波形如下图： u o u c t t t u i (ms) (ms) (ms) 5 10 25 30 45 50 3.33V 4、若u i 的低电平维持时间为15m s ，要求暂稳态维持时间t w 不变，可加入微 分电路 4.13由555定时器构成的施密特触发器如图(a)所示 1、电路的电压传输特性曲线如左下图； 2、u o 的波形如右下图； 3、为使电路能识别出u i 中的第二个尖峰，应降低555定时器5脚的电压至3V 左右。 4、在555定时器的7脚能得到与3脚一样的信号，只需在7脚与电源之间接一电阻。 4.14延迟时间t d =1.1×1×10=11s
第4章触发器和定时器 问题探究 1．下面的电路图(a)为防抖动电路，试分析由A、B两个与非门组成的电路起什么作用？具有什么特点？ Y t 理想波形实际波形 t t t (a) (b) 2．由逻辑门加反馈线构成的类似上述结构的电路，具有存储数据、记忆信息等功能吗？ 3．由这样的电路构成的系统输出由该时刻的输入所决定，同时还和什么有关？ 4．根据需要我们可以设计几种、具有什么功能的类似电路？ 4.1 导论 4.1.1 时序数字电路的定义 触发器是时序数字电路的重要组成部分。时序数字电路的定义是，有一个数字电路，某一个时刻该电路的输出，不仅仅由该时刻的输入所确定，而且和电路过去的输入有关。或者说，某一个时刻它的输出不仅仅与该时刻的输入有关，而且和电路的状态有关。过去的输入就决定了电路过去的状态，也就是说电路必须有记住过去状态的本领，触发器就具
第4章 触发器 91 有记忆的功能。触发器是由逻辑门加反馈线构成的，具有存储数据、记忆信息等多种功能，在数字电路和计算机电路中具有重要应用。 4.1.2 触发器的分类和逻辑功能 触发器一般都是由两个与非门或者或非门按正反馈的规律交叉耦合构成的，这种形式的触发器称为基本RS 触发器，具体电路见图4.1。这种连线方式使得触发器具有两个稳定状态——“0”状态和“1”状态。要想使电路从一个稳态转换到另一个稳态，必须要有外加的触发信号，否则触发器将维持原有状态不会改变，因此它具有记忆功能。 集成触发器可按多种方式分类： 按晶体管性质分——BJT(Bipolar Junction Transistor 双极型晶体管)集成电路触发器和MOS 型集成电路触发器； 按工作方式分——无时钟的是基本RS 触发器，是异步工作方式，有时钟控制的称为时钟触发器，是同步工作方式； 按结构方式分（仅限时钟触发器）——维持阻塞触发器、边沿触发器和主从触发器； 按逻辑功能分——有RS 触发器、JK 触发器、D 触发器、T 触发器、T '触发器； 构成触发器的方式虽然很多，但最基本的是基本RS 触发器，它是构成各类触发器的基础。其次是维持阻塞D 触发器和边沿JK 触发器。 时钟触发器按逻辑功能分为五种，它们的逻辑功能如下： RS 触发器具有保持、置“0”、置“1”功能； JK 触发器具有保持、置“0”、置“1”、计数功能； D 触发器具有置“0”、置“1”功能； T 触发器具有保持、计数功能； T '触发器仅具有计数功能。 触发器的置“0”功能就是使触发器成为“0”状态；置“1”功能就是使触发器成为“1”状态；保持就是触发器在时钟作用下，不改变状态；计数功能就是触发器每来一个时钟信号，触发器就改变一次状态，即每来一次时钟触发器的状态翻转一次。而置“0”功能，触发器若原状态为“1”，则在时钟作用下，触发器就翻转一次成为“0”状态；若触发器的原状态为“0”，则在时钟作用下，触发器就不必翻转了。所以置“0”或置“1”时，触发器可能翻转，也可能不翻转。翻转是指触发器状态的改变，与次数无关，而计数功能则是在时钟作用下的次次翻转。 4.2 基本RS 触发器 4.2.1 基本RS 触发器的工作原理 基本RS 触发器的电路如图4.1（a ）所示。它是由两个与非门，按正反馈方式闭合而成，也可以用两个或非门按正反馈方式闭合而成。图（b ）是基本RS 触发器逻辑符号。基本RS 触发器也称为闩锁（Latch ）触发器。 (a) (b) 图4.1 基本RS 触发器电路图和逻辑符号 Q d d S d Q R d
第四章 集 成 触 发 器 R d S d Q Q 不定 （1 CP=1时如下表)(2) 特性方程Q n+1=D (3)该电路为锁存器（时钟型D 触发器）。CP=0时，不接收D 的数据；CP=1时，把数据锁存。(但该电路有空翻) (1)、C=0时该电路属于组合电路；C=1时是时序电路。 (2)、C=0时Q=A B +; C=1时Q n+1=B Q BQ n n += (3)、输出Q 的波形如下图。 A B C Q CP D Q 1Q 2 图 D Q Q CP T Q 1n 1+=1 Q 2n 1+=Q 2n Q n 13+=Q n 3 Q Q 4n 14n +=
1、CP 作用下的输出Q 1 Q 2和Z 的波形如下图； 2、Z 对CP 三分频。 D Q Q CP Q1 D Q Q Q2 Z Rd CP Q1Q2 Z 1 由Q D J Q KQ J Q KQ n 1n n n n +==+=?得D 触发器转换为J-K 触发器的逻辑图如下面的左图；而将J-K 触发器转换为D 触发器的逻辑图如下面的右图 CP D Q Q J K Q Q D Q Q J K CP CP B C A CP X Q1Q2Z 1、555定时器构成多谐振荡器 2、u c, u o 1, u o 2的波形
3、u o 1的频率f 1= 1 074501316.. H z ??≈ u o 2的频率f 2=158H z 4、如果在555定时器的第5脚接入4V 的电压源，则u o 1的频率变为 1 113001071501232.... H z ??+??≈ 图(a)是由555定时器构成的单稳态触发电路。 1、工作原理（略）； 2、暂稳态维持时间t w ==10ms(C 改为1μF)； 3、u c 和u o 的波形如下图： u o u c t t t u i (ms) (ms)(ms)5 10 25 30 45 50 3.33V 4、若u i 的低电平维持时间为15m s ，要求暂稳态维持时间t w 不变，可加入微分电路 由555定时器构成的施密特触发器如图(a)所示 1、电路的电压传输特性曲线如左下图； 2、u o 的波形如右下图； 3、为使电路能识别出u i 中的第二个尖峰，应降低555定时器5脚的电压至3V 左右。 4、在555定时器的7脚能得到与3脚一样的信号，只需在7脚与电源之间接一电阻。 延迟时间t d =×1×10=11s
第5章 触发器 RS触发 自测练习 1．或非门构成的基本RS触发器的输入S=1、R=0，当输入S变为0时，触发器的输出将会（）。 （a）置位（b）复位（c）不变 2．与非门构成的基本RS触发器的输入S=1，R=1，当输入S变为0时，触发器输出将会（）。 （a）保持（b）复位（c）置位 3．或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 4．与非门构成的基本RS触发器的输入S=0，R=0时，其输出状态为（）。 | （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 5．基本RS触发器74LS279的输入信号是（）有效。 （a）低电平（b）高电平 6．触发器引入时钟脉冲的目的是（）。 （a）改变输出状态 （b）改变输出状态的时刻受时钟脉冲的控制。 7．与非门构成的基本RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 \ 8．钟控RS触发器的约束条件是（）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 9．RS触发器74LS279中有两个触发器具有两个S输入端，它们的逻辑关系是（）。 （a）或（b）与（c）与非（d）异或 10．触发器的输出状态是指（）。 （a）Q （b）Q
答案：1．c 2．c 3．e 4．e 5．A 6．b — 7．b 8．c 9．b 10．a D触发器 自测练习 1．要使电平触发D触发器置1，必须使D=（）、CP=（）。 2．要使边沿触发D触发器直接置1，只要使S D＝（）、R D＝（）即可。 3．对于电平触发的D触发器或D锁存器，（）情况下Q输出总是等于D输入。 4．对于边沿触发的D触发器，下面（）是正确的。 （a）输出状态的改变发生在时钟脉冲的边沿 （b）要进入的状态取决于D输入 。 （c）输出跟随每一个时钟脉冲的输入 （d）（a）（b）和（c） 5．“空翻”是指（）。 （a）在脉冲信号CP=1时，输出的状态随输入信号的多次翻转 （b）输出的状态取决于输入信号 （c）输出的状态取决于时钟和控制输入信号 （d）总是使输出改变状态 6．对于74LS74，D输入端的数据在时钟脉冲的（）（上升，下降）边沿被传输到（）（, Q Q）。 7．要用边沿触发的D触发器构成一个二分频电路，将频率为100Hz的脉冲信号转换为50Hz 的脉冲信号，其电路连接形式为（）。 ] 答案：1．1，1 2．0，1 3．CP=1 4．a 5．a 6．上升,Q 7． JK触发器 自测练习~