南华大学数字逻辑4个实验
实验一 半加器、全加器构成及测试
一．实验目的
1． 掌握组合逻辑电路的分析和设计方法 2． 了解半加器、全加器的实现方法。 3． 掌握半加器、全加器的功能。
二．实验所用器件和仪表
1． 二输入四异或门74LS86 1片 2． 二输入四与非门74LS00 1片 3． 74LS20、74LS04 各1片 4． 74LS138译码器 1片 5． 74LS153选择器 1片 6． 数字逻辑实验箱 1台
三．实验内容
1．半加器设计及功能验证。 2．全加器设计及功能验证。
3．由译码器构成的全加器设计及功能验证 4．由选择器构成的全加器设计及功能验证
四．实验提示
1． 对与非门而言，如果一个与非门中的一条或几条输入引脚不被使用，则需将它们接高电
平；如果一个与门不被使用，则需将此与门的至少一条输入引脚接低电平。 2． 半加器：
)
(B A B A Co B A B A B A S ?=?=?=?+?=
3．全加器
∑∑=???⊕=?+?⊕=?+?+?==??=??+??+??+??=)
7,6,5,3())(()()7,4,2,1(m B A C B A B A C B A Ci B Ci A B A Co m Ci B A Ci B A Ci B A Ci B A Ci B A S
五．实验接线图、真值表和逻辑表达式
1．实验内容1
表7-1 半加器真值表
(1) 根据半加器的功能得出半加器的真值表，如表7-1所示。
(2) 根据半加器的真值表，得出半加器的逻辑表达式。
)
(B A B A Co B A B A B A S ?=?=?=?+?=
(3) 根据半加器的逻辑表达式，绘出半加器的逻辑图如图7-1所示。
图7-1
(4) 按图7-1接线，验证半加器的功能。
图7-1是用1片74LS86和1片74LS00及1片六反相器74LS04组成的半加器接线图。图中K1、K2是电平开关输出，L1、L2是电平指示灯。 2．实验内容2
(1) 根据全加器的功能得出全加器的真值表，如表7-2所示。
表7-2 全加器真值表
(2) 根据全加器的真值表，得出全加器的逻辑表达式。
∑∑=???⊕=?+?⊕=?+?+?==??=??+??+??+??=)
7,6,5,3())(()()7,4,2,1(m B A C B A B A C B A Ci B Ci A B A Co m Ci B A Ci B A Ci B A Ci B A Ci B A S
(3) 根据全加器的逻辑表达式，绘出全加器的逻辑图如图7-2所示。
图7-2
(4) 按图7-2接线，验证全加器的功能。
图中A 、B 、Ci 接电平开关输出K1、K2、K3，S 、Co 接电平指示灯L1、L2。 3． 根据全加器的逻辑表达式，可得由译码器实现全加器的接线图如图7-3所示。
7
653)7,6,5,3(7421)7,4,2,1(m m m m m Co m m m m m S ???==???==∑∑
图7-3
图中A 、B 、Ci 接电平开关输出K1、K2、K3，S 、Co 接电平指示灯L1、L2。 4．根据全加器的真值表，可得由选择器实现全加器的接线图如图7-4所示。
表7-3 全加器真值表
图7-4
图中A、B、Ci接电平开关输出K1、K2、K3，S、Co接电平指示灯L1、L2。
实验二数据选择器和译码器
一．实验目的
1．熟悉数据选择器的逻辑功能。
2．熟悉译码器的逻辑功能。
二．实验所用器件和仪表
1．双4选1数据选择器74LS153 1片
2．3-8线译码器74LS138 1片
3．8输入与非门74LS30 1片
4．示波器1台
1．数字逻辑实验箱1台
三．实验内容
1．测试74LS153中一个4选1数据选择器的逻辑功能。
4个数据输入引脚I0A、I1A、I2A、I3A分别接实验台上的5MHz、1MHz、500KHz、100KHz 脉冲源。变化数据选择引脚S0、S1和使能引脚EA的电平，产生8种不同的组合。观察每种组合下数据选择器的输出波形。
2．测试74LS138中3-8译码器的逻辑功能。
8个译码输出引脚Y0-Y7接电平指示灯。改变引脚K1-K6的电平，产生64种组合。观察并记录指示灯的显示状态。
3．分别用选择器74LS153和译码器74LS138实现逻辑函数F=AB+C’。
四．实验接线图及实验结果
1．74LS153实验接线图和74LS153真值表
图5-1 74LS153实验接线图
图5-1中，K1、K2、K3是电平开关输出。
表5-1 74LS153真值表
2．74LS138实验接线图和74LS138真值表
图5-2 74LS138实验接线图
表5-2 74LS138真值表
图5-2中，K1-K6是电平开关输出，L0-L7是电平指示灯。
3．74LS138和74LS153中，引脚E用于控制输出。在74LS153中，当E为高电平时，禁止输出，输出为低电平；当E为低电平时，允许输出，由数据选择端B、A决定，I0、I1、I2、I3中的哪路数据送往数据输出端Z。在74LS138中，当E1为高电平或E2为高电平或E3为低电平时，禁止输出，所有输出Y0-Y7为高电平；当E1为低电平且E2为低电平且E3为高电平时，允许输出，由数据选择端C、B、A决定，输出Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7中的哪路数据为低电平。
4．分别用选择器74LS153和译码器74LS138实现逻辑函数F=AB’+C。函数F的真值表如表5-3。
表5-3
通过表5-3可得到分别用选择器74LS153和译码器
74LS138实现逻辑函数的电路图如图5-3。按图5-3连线，验证线路的正确性。
实验三 寄 存 器
一． 实验目的
1．掌握中规模4位双向移位寄存器逻辑功能及使用方法。
2．熟悉移位寄存器的应用，如实现数据的串、并行转换和构成环形计数器等。
二． 实验设备与器件
1．示波器 1台 2．74LS0O 、74LS30 各1片 3．74LS194 2片 4．数字逻辑实验箱
1台
三． 实验内容
移位寄存器用途很广，可构成移位寄存器型计数器、顺序脉冲发生器、串行累加器、串／并转换和并／串转换等。本实验研究移位寄存器用做环形计数器和数据的串、并行转换。主要完成以下内容：
1．参照74LS194的逻辑功能表逐项测试74LS194的逻辑功能，观察寄存器状态变化所对应的脉冲边沿。
2．实现数据的串／并和并/串转换 (1)并串转换
按图12-4接线，进行右移并行输入——串行输出实验，并行输入的数码自定。再用左移方式实现并行输入、串行输出。自拟表格记录之。 (2)串并转换
按图12-3接线，进行右移串行输入——并行输出实验，串入的数码自定。再用左移方式实现串行输入、并行输出。自拟表格记录之。 3．环形计数器
自拟实验线路，用并行送数法预置寄存器为某组二进制数码(如1110)，然后进行循环右移操作，观察寄存器输出端状态的变化，列表逐项进行测试。 四．实验原理、实验提示及实验接线图
1．74LS194功能测试
移位寄存器是一个具有移位功能的寄存器，寄存器中
所存的代码能够在移位脉冲的作用下依次左移或右移。既
能左移又能右移的称为双向移位寄存器，改变左、右移的控制信号便可实现双向移位。根据移位寄存器存取信息的
方式不同分为：串入串出、串入并出、并入串出、并入并出几种形式。
本实验选用的4位双向通用移位寄存器74LSl94或40194，两者功能相同，可互换使用。74LS194的逻辑符号及引脚如图12-1所示，功能表如表表12-1所示。
表12-1 74LS194逻辑功能表
图12-1 74LS194的逻辑符号
P0、P1、P2、P3是并行数据输入端；Q0、Q1、Q2、Q3是并行数据输出端；DSR是右移串行数据输入端；DSL是左移串行数据输入端：s0、s1是工作模式控制端；MR*是直接无条件清零(复位)端；CLK是时钟脉冲输入端。
74LSl94有并行送数寄存、右移(方向由Q0至Q3)、左移(方向由Q3至Q0)、保持及清零等五种不同工作模式。S1、S0和MR*端的控制作用及逻辑功能见表12-1所示。
按图12-2接线，并参照74LS194的逻辑功能表逐项测试74LS194的逻辑功能，观察寄存器状态变化所对应的脉冲边沿。
图12-2 74LS194的逻辑功能测试
2．实现数据串、并行转换
(1)串行/并行转换器
串行／并行转换是指将串行输入的数据，经转换电路后变换成并行数据输出。图12-3所示电路是用两片74LSl94双向移位寄存器组成的7位串行/并行数据转换电路。
电路中S0端接高电平“l”，S1受Q7控制，两片寄存器连接成串行输入右移工作模式。Q7(第2片的Q3)是转换结束标志。当Q7=1时，S1为0，S1S0＝01使电路处于右移工作方式，当Q7＝0时，S1＝1，有S1S0＝ll，表示串行送数结束，标志着串行输入数据己转换成并行输出数据。
图12-3 7位串行/并行数据转换电路
串行／并行转换的具体过程如下：
转换开始前MR*端加低电平，使片(1)和片(2)两寄存器被清0，此时S1S0＝11，寄存器执行并行输入工作方式。当第一个CLK脉冲到来后，寄存器的输出状态Q0—Q7被预置为0lllllll，与此同时S1S0变为01，转换电路变为执行串入右移工作方式，串行输入数据由片(1)的DIR端加入。随着CLK脉冲的依次加入，输出状态的变化如表12-2所示。
表12-2
由表12-2可见，右移操作七次之后，Q7变为O，S1S0变为11，说明串行输入结束。这时，串行输入的数据已经转换成了并行数据，从Q0—Q6端输出。
(2)并行串行转换器
并行/串行转换器是指并行输入的数据经转换电路后，转换成串行输出。7位并行/串行转换器电路如图12-4所示。
图12-4 7位并行
/串行数据转换电路。
并行／串行转换器电路中的寄存器清0后，当启动转换负脉冲到来时，由于方式控制S1S0=11，转换电路执行并行输入操作。当第一个CLK 脉冲到来后，Q0Q1Q2Q3Q4Q5Q6Q7的状态被预置为D0DlD2D3D4D5D6D7并行输入数据存入寄存器，同时使得门G1输出为1，门G2输出为0，S1S0变为0l ，转换电路开始执行右移串行操作，随着CLK 脉冲的依次加入，输出状态依次右移，待右移操作七次后，Q0—Q6的状态都为高电平l ，门G1输出为低电平，G2输出为高电平1，S1S0变为11，表示并/串转换结束。 3．环形计数器
把移位寄存器的末级触发器的Q 输出反馈到它的串行输入端，就可以构成环形计数器。例如，把74LS194的输出端Q3与右移串行输入端DSR 相连接，并将工作模式控制端S1，S0接O 、1电平，如图12-5所示，就构成4位环形计数器。设初始状态Q0Q1Q2Q3=1000，则在时钟脉冲作用下Q0Q1Q2Q3的状态变化如图12-6所示，可见它是一个模值为4的计数器。图12-5所示电路的各个输出端的输出波形是在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。
图12-5 图12-6
如果将输出Q0与左移串行输入端DSL相连接，工作模式控制端S1，S0接1、0电平，可得到左移工作状态下的环形计数器电路。
实验四触发器
一．实验目的
1．掌握RS触发器、D触发器、JK触发器的工作原理。
2．学会正确使用RS触发器、D触发器、JK触发器。
二．实验所用器件和仪表
1．四2输入正与非门74LS00 1片
2．双D触发器74LS74、双JK触发器74LS73 各1片
3．双JK触发器74LS73 1片
4．数字逻辑实验箱1台
三．实验内容
1．用74LS00构成一个RS触发器。/R、/S端接电平开关输出，Q、/Q端接电平指示灯。改变/R、/S的电平，观察并记录Q、/Q的值。
2．双D触发器74LS74中一个触发器功能测试。
（1）将CD（复位）、SD（置位）引脚接实验台电平开关输出，Q、/Q引脚接电平指示灯，改变CD、SD的电平，观察并记录Q、/Q的值。
（2）在（1）的基础上，；置CD、SD引脚为高电平，D（数据）引脚接电平开关输出，CLK （时钟）引脚接单脉冲。在D为高电平和低电平的情况，分别按单脉冲按钮，观察Q、/Q 的值，记录下来。
（3）在（1）的基础上，将D引脚接1MHz脉冲源，CLK引脚接10MHz脉冲源。用双踪示波器同时观察D端和CLK端，记录波形；同时观察D端、Q端，记录波形。分析原因。
3．制定双JK触发器74LS73中一个触发器的功能测试方案。注意：74LS73引脚11是GND，引脚4是Vcc。
四．实验接线图、测试步骤及测试结果
1．实验1的接线图、测试步骤、测试结果
图9-1 RS触发器测试接线图
图9-1是RS触发器接线图。图中，K1、K2是电平开关输出，L1、L2是电平指示灯。按以下步骤测试RS触发器，并记录：
（1）/R=0，/S=1，测得/Q=？，Q=？。
（2）/R=1，/S=1，测得/Q=？，Q=？。
（3）/R=1，/S=0，测得/Q=？，Q=？。
（4）/R=1，/S=1，测得/Q=？，Q=？。
（5）/R=0，/S=0，测得/Q=？，Q=？。
注意：时序电路的值与测试顺序有关。根据测试结果，验证RS触发器的真值表是否如表9-1所示：
表9-1 RS触发器功能表
根据触发器的定义，/Q和Q应互补，因此/R=0，/S=0是非法状态。
2．实验2的接线图、测试步骤、测试结果
图9-2 74LS74测试图1 图9-3 74LS74测试图2 图9-2和图9-3是测试D触发器的接线图，K1、K2、K3是电平开关输出，L1、L2是电平指示灯，AK1是按单脉冲按钮AK1后产生的宽单脉冲，1MHz、10MHz是时钟脉冲源。
按以下步骤测试D触发器，并记录：
（1）CD=0，SD=1，测得/Q=？，Q=？。
（2）CD=1，SD=1，测得/Q=？，Q=？。
（3）CD=1，SD=0，测得/Q=？，Q=？。
（4）CD=1，SD=1，测得/Q=？，Q=？。
（5）CD=0，SD=0，测得/Q=？，Q=？。
（6）CD=1，SD=1，D=1，CLK接单脉冲，按单脉冲按钮，测得/Q=？，Q=？。
（7）CD=1，SD=1，D=0，CLK接单脉冲，按单脉冲按钮，测得/Q=？，Q=？。
（8）CD=1，SD=1，D接1MHz脉冲，CLK接10MHz，测出D端、Q端波形，其波形应如图9-4所示。
图9-4 D触发器D端、Q端波形图
（9）在示波器上同时观察Q、CK的波形，观察到的波形是否只在CLK的上升沿才发生变化。（10）根据上述测试，验证D触发器的功能表是否如表9-2所示。
表9-2 D触发器74LS74功能表
3．双JK触发器74LS73中一个触发器的功能测试方案
（1）74LS73功能测试接线图如下：
图9-5 74LS73测试图1 图9-6 74LS73测试图2 K1、K2、K3是电平开关输出，L1、L2是电平指示灯，AK1是按单脉冲按钮AK1后产生的宽单脉冲，10MHz是时钟脉冲源。74LS73引脚 4接+5V，引脚11接地。按以下步骤测试JK触发器，并记录：
（2）CD=0，测得/Q=？，Q=？。
（3）CD=1，J=0，K=0，按单脉冲按钮AK1，测得/Q=？，Q=？。
（4）CD=1，J=1，L=0，按单脉冲按钮AK1，测得/Q=？，Q=？。
（5）CD=1，J=0，K=0，按单脉冲按钮AK1，测得/Q=？，Q=？。
（6）CD=1，J=0，K=1，按单脉冲按钮AK1，测得/Q=？，Q=？。
（7）CD=1，J=0，K=1，按单脉冲按钮AK1，测得/Q=？，Q=？。
（8）CD=1，J=1，K=1，按单脉冲按钮AK1，测得//Q=？，Q=？；再按单脉冲按钮AK1，测得/Q=？，Q=？。
（9）CD=1，J=1，K=1，CK接10MHz，用示波器同时观察CK和Q的波形，其波形应如图9-7所示。
图9-7 74LS73 J=1、K=1波形
（10）根据以上的测试，验证74LS73功能表是否如表9-3所示
表9-3 JK触发器74LS73功能表
实验一集成电路的逻辑功能测试 一、实验目的 1、掌握Multisim软件的使用方法。 2、掌握集成逻辑门的逻辑功能。 3、掌握集成与非门的测试方法。 二、实验原理 TTL集成电路的输入端和输出端均为三极管结构,所以称作三极管、三极管逻辑电路(Transistor -Transistor Logic 简称TTL电路。54 系列的TTL电路和74 系列的TTL电路具有完全相同的电路结构和电气性能参数。所不同的是54 系列比74 系列的工作温度范围更宽,电源允许的范围也更大。74 系列的工作环境温度规定为0—700C,电源电压工作范围为5V±5%V,而54 系列工作环境温度规定为-55— ±1250C,电源电压工作范围为5V±10%V。 54H 与74H,54S 与74S 以及54LS 与74LS 系列的区别也仅在于工作环境温度与电源电压工作范围不同,就像54 系列和74 系列的区别那样。在不同系列的TTL 器件中,只要器件型号的后几位数码一样,则它们的逻辑功能、外形尺寸、引脚排列就完全相同。 TTL 集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广,特别对我们进行实验论证,选用TTL 电路比较合适。因此,本实训教材大多采用74LS(或74系列TTL 集成电路,它的电源电压工作范围为5V±5%V,逻辑高电平为“1”时≥2.4V,低电平为“0”时≤0.4V。 它们的逻辑表达式分别为:
图1.1 分别是本次实验所用基本逻辑门电路的逻辑符号图。 图1.1 TTL 基本逻辑门电路 与门的逻辑功能为“有0 则0,全1 则1”;或门的逻辑功能为“有1则1,全0 则0”;非门的逻辑功能为输出与输入相反;与非门的逻辑功能为“有0 则1,全1 则0”;或非门的逻辑功能为“有1 则0,全0 则1”;异或门的逻辑功能为“不同则1,相同则0”。 三、实验设备
南华大学 实验报告 实验项目名称：荷载板实验实验成绩 实验同组人：方园，谢发全，李杰才，刘俊，陈伟，徐正洲 实验地点南华大学土工原位测试基地实验日期：2012年10月23日（下午） 一.实验目的 1.确定地基土的比例界限压力、极限承载力，评定地基土的承载力特征值； 2.确定地基土的变形模量； 3.估算地基土的不排水抗剪强度； 4.确定地基土机床反力系数。 二. 实验原理 在试验场地上将一定尺寸和几何形状（圆形或方形）的刚性板，安放在被测的地基持力层上，逐级增加荷载，并测得每一级荷载下的稳定沉降，直至达到地基破坏标准，由此可得到荷载（p）－沉降（s）曲线（即p－s曲线）。典型的平板载荷试验p－s曲线可划分为三个阶段：（1）直线变形阶段：p－s曲线为直线段（线性关系），对应于此段的最大压力P0，称为比例界限压力（也称为临塑压力），土体以压缩变形为主。
（2）剪切变形阶段：当压力超过P0，但小于极限压力P u时，压缩变形所占比例逐渐减少，而剪切变形逐渐增加，p－s线由直线变为曲线，曲线斜率逐渐增大。 （3）破坏阶段：当荷载大于极限压力P u时，即使维持荷载不变，沉降也会急剧增大，始终达不到稳定标准。 直线变形阶段：受荷土体中任意点产生的剪应力小于土体的抗剪强度，土的变形主要由土中空隙的压缩引起，并随时间趋于稳定。可以用弹性理论进行分析。 剪切变形阶段：土体除了竖向压缩变形之外，在承压板的边缘已有小范围内土体承受的剪应力达到或超过了土的抗剪强度，并开始向周围土体发展。此阶段土体的变形主要由压缩变形和土粒剪切变形共同引起。可以用弹塑性理论进行分析。 破坏阶段：即使荷载不再增加，承压板仍会不断下沉，土体内部开始形成连续的滑动面，承压板周围土体面上各点的剪应力均达到或超过土体的抗剪强度。 三. 实验仪器设备 1.加载系统：油压式千斤顶 2.反力系统：地锚和反力梁 3.量测系统：百分表
学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期
译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表
三·电路图和表达式
四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;
实验报告课程名称电子技术综合设计与实践 题目名称实验三、实验四 学生学院自动化学院 专业班级物联网工程 学号 学生姓名 指导教师 2016年 6 月 26 日 一、实验目的 1、（实验三）用两片加法器芯片74283配合适当的门电路完成两个BCD8421码的加法运算。 2、（实验四）设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。 二、功能描述及分析 实验三： （1）分别用两个四位二进制数表示两个十进制数，如：用A3 A2 A1A0表示被加数，用B3B2B1B0表示加数，用S3 S2 S1 S0表示“和”，用C0表示进位。 （2）由于BCD8421码仅代表十进制的0—9，所以加法修正规则：当S>9时，修正值为D3D2D1D0=0110； 当S<9时，修正值为D3D2D1D0=0000。
（3）由真值表，我们可以得出D3=D0=0，D2=D1=FC4 + S4(S3+S2) 实验四： (1)分别用四位二进制数来表示十进制数，触发器状态用DCBA表示，10个技术状态中的初值状态为0001。 (2)列出状态表，如下 （3）得出次态方程： D n+1=BC， C n+1=B⊕C， B n+1=A D， A n+1=A⊕D （4）选用D触发器来实现，求触发器激励函数 D4=BC， D3=B⊕C， D2=A D， D1=A⊕D （5）画出逻辑电路图如下： (6）四个触发器输出端一次输入到7447数码管译码器输入端。 三、实验器材 实验三： （1）两片加法器芯片74283，两个或门，一个与门，8个按键，5个LED 显示灯。 （2）DE2开发板和QuartusⅡ7.2软件
数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名： 时间： 第一次试验一、实验名称：组合逻辑电路设计
二、试验目的： 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件： 二输入四“与非”门组件3片，型号74LS00 四输入二“与非”门组件1片，型号74LS20 二输入四“异或”门组件1片，型号74LS86 四、实验设计方案及逻辑图： 1、设计一位全加/全减法器，如图所示： 电路做加法还是做减法是由M决定的，当M=0时做加法运算，当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位，S 为和数，Co为向上的进位；当作为全减法时输入信号A、B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上位的借位。 （1）输入/输出观察表如下： （2）求逻辑函数的最简表达式 函数S的卡诺图如下：函数Co的卡诺如下： 化简后函数S的最简表达式为： Co的最简表达式为：
（3）逻辑电路图如下所示： 2、舍入与检测电路的设计： 用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是，电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如图所示： （1）输入/输出观察表如下： B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1
网络原理实验报告 学院：计算机科学与技术学院专业： 姓名： 学号：
实验八路由器的基本配置 实验目的： 了解基本的路由器配置操作 实验步骤： 路由器的模式切换与交换的基本相同 1．（截图找不到了，最后才截图）配置路由器的名称 在全局模式下输入hostname XXXXX 可退出至特权模式下验证 2.配置路由器接口并查看接口配置 在全局配置模式下进入接口配置模式（这里注意路由器接口的写法与交换机有区别，可先用show命令查看一下） 在接口配置模式下配置接口IP地址：ip address 192.168.1.1 255.255.255.0 开启该端口No shutdown 回到特权模式查看配置
3.查看路由器的配置 Show version Show ip route Show running-config 注意show interface和show ip interface的区别
4. 配置静态路由 设置到子网10.1.1.0 的静态路由，采用下一跳的方式 在全局配置模式Ip route 10.1.1.0 255.255.255.0 192.168.1.2 设置到子网10.2.2.0 的静态路由，采用出站端口的方式 在全局配置模式Ip route 10.2.2.0 255.255.255.0 s4/0 配置完成以后，在特权模式下查看路由表和接口配置（思考，为什么不能显示路由）
5. 封装PPP协议 进入全局配置模式后，用interface serial x/y进入串口在此串口上封装PPP：encapsulation ppp 回到特权模式show 此串口。
数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日
数字逻辑实验报告（2）无符号数的乘法器设计
一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。
a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20
土力学 实验报告 姓名 班级 学号
含水量实验 一、实验名称：含水量实验 二、实验目的要求 含水量反映了土的状态，含水量的变化将使土的一系列物理力学性质指标 也发生变化。测定土的含水量，以了解土的含水情况，是计算土的孔隙比、液性指数、饱和度和其他物理力学性质指标不可缺少的一个基本指标。 三、试验原理 土样在100~105℃温度下加热，途中自由水首先会变成气体，之后结合水也会脱离土粒的约束，此时土体质量不断减少。当图中自由水和结合水均蒸发脱离土体，土体质量不再变化，可以得到固体矿物即土干的重。土恒重后，土体质量即可被认为是干土质量m s ，蒸发掉的水分质量为土中水质量m w =m-m s 。 四、仪器设备 烘箱、分析天平、铝制称量盒、削土刀、匙、盛土容器等。 五、试验方法与步骤 1.先称量盒的质量m 1，精确至0.01g 。 2.从原状或扰动土样中取代表性土样15~30g （细粒土不少于15g ，砂类土、有机质土不少于50g ），放入已称好的称量盒内，立即盖好盒盖。 3.放天平上称量，称盒加湿土的总质量为m 0+m ，准确至0.01g 。 4.揭开盒盖，套在盒底，通土样一样放入烘箱，在温度100~105℃下烘至质量恒定。 5.将烘干后的土样和盒从烘箱中取出，盖好盒盖收入干燥器内冷却至室温。 6.从干燥器内取出土样，盖好盒盖，称盒加干土质量m 0+m s （准确至0.01g ） 。 六、试验数据记录与成果整理 含水量试验（烘干法）记录 计算含水量：%100) () ()(000?++-+= s s m m m m m m w 实验日期 盒质量 m 0/g 盒+湿土质 量（m 0+m ）/g 盒+干土质 量（m 0+m s ） /g 水质量/g 干土质量m s /g 含水量w/% 1 2 3 4=2-3 5=3-1 4/5
. 武汉理工大学
2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表
全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
数字逻辑实验报告、总结 专业班级：计算机科学与技术3班学号：41112115 姓名：华葱一、实验目的 1．熟悉电子集成实验箱的基本结构和基本操作 2．通过实验进一步熟悉各种常用SSI块和MSI块的结构、各管脚功能、工作原理连接方法 3．通过实验进一步理解MSI块的各输入使能、输出使能的作用（存在的必要性） 4．通过实验明确数字逻辑这门课程在计算机专业众多课程中所处的位置，进一步明确学习计算机软硬件学习的主线思路以 及它们之间的关系学会正确学习硬件知识的方法。 二、实验器材 1．集成电路实验箱 2．导线若干 3．14插脚、16插脚拓展板 4．各种必要的SSI块和MSI块 三、各次实验过程、内容简述 （一）第一次实验：利用SSI块中的门电路设计一个二进制一位半加器 1.实验原理：根据两个一位二进制数x、y相加的和与进 位的真值表，可得：和sum=x异或y，进位C out=x×y。 相应电路：
2. 实验内容： a) 按电路图连接事物，检查连接无误后开启电源 b) 进行测试，令
实验一 实验箱及小规模集成电路的使用 一 实验目的 1 掌握实验箱的功能及使用方法 2 学会测试芯片的逻辑功能 二 实验仪器及芯片 1 实验箱 2 芯片：74LS00 二输入端四与非门 1片 74LS86 二输入端四异或门 1片 74LS04 六非门 1片 三 实验内容 1 测试芯片74LS00和74LS86的逻辑功能并完成下列表格。 （1） 74LS00的14脚接＋5V 电源，7脚接地；1、2、4、5、9、10、12、13脚接逻辑开关，3、6、8、11接发光二极管。（可以将1、4、9、12接到一个逻辑开关上，2、5、10、13接到一个逻辑开关上。）改变输入的状态，观察发光二极管。74LS86的接法74LS00基本一样。 表 74LS00的功能测试 表 74LS86的功能测试 （2）分析74LS00和74LS86的四个门是否都是完好的。 2 用74LS00和74LS04组成异或门，要求画出逻辑图，列出异或关系的真值表。 （3）利用74LS00和74LS04设计一个异或门。画出设计电路图。
实验二译码器和数据选择器 一实验目的 1继续熟悉实验箱的功能及使用方法 2掌握译码器和数据选择器的逻辑功能 二实验仪器及芯片 1 实验箱 2 芯片：74LS138 3线－8线译码器 1片 74LS151 八选一数据选择器 1片 74LS20 四输入与非门 1片 三实验内容 1 译码器功能测试（74LS138） 芯片管脚图如图所示，按照表连接电路，并完成表格。其中16脚接＋5V，8脚接地，1～6脚都接逻辑开关，7、9、10、11、12、13、14、15接发光二极管。 表 2 数据选择器的测试（74LS151） 按照表连接电路，并完成表格。其中16脚接＋5V，8脚接地；9、10、11，为地址输入端，接逻辑开关；4、3、2、1、12、13、14、15为8个数据输入端，接逻辑开关；G为选通输入端，Y为输出端，接发光二极管。
南华大学计算机科学与技术学院 实验报告 （2013 ~2014 学年度第二学期） 课程名称:数据库原理与技术实验名称:认识DBMS 姓名：学号： 专业：软件工程班级：2班 地点：教师：刘征海
实验一认识DBMS 一、实验要求 1、利用管理工具创建数据库、表和表间关系 (1) 利用SQL Server Management Studio 创建数据库，名称为【学生选课YYXXXX】。其中YY为专业代号，计算机为JS，软件工程为RJ，网络为WL，数媒为SM；XXXX为各位同学的学号中的最后四位 (2) 在【学生选课YYXXXX】中建立数据表，表的定义如下所示。 学生YYXXXX(学号，姓名，性别，出生日期，院系名称，备注)； 课程YYXXXX(课程号，课程名，先行课，学分)； 选修YYXXXX(学号，课程号，分数)。 要求定义每张表的主码，为属性选择合适的数据类型，决定是否允许为空， 为【性别】和【学分】属性定义默认值。 (3) 定义表之间的关系。 (4) 分别为表录入几行数据记录，同时练习数据的修改和删除操作。
1）实验操作过程截图如下：
2、利用SQL 语句创建数据库、表和表间关系 在SQL Server Management Studio 中新建查询，实现以下操作。 (1) 用SQL 语句创建数据库，名称为“StudentCourseYYXXXX”。其中YYXXXX 为各位同学的学号中的最后四位。 (2) 用SQL 语句创建StudentCourseYYXXXX 中的3 张表，同时指定主码、外码、默认值等。 (3) 比较“学生选课YYXXXX”和StudentCourseYYXXXX 两个数据库是否一致。 二、实验代码及操作结果显示 新建数据库： create database StudentCourseRJ0214 新建StudentsRJ0214表： create table StudentsRJ0214( Sno nchar(10) primary key, Sname nchar(10) not null, Ssex nchar(10) , Sbirthday date , Sdept nchar(10) , Memo nchar(10) ) 新建CoursesRJ0214表： create table CoursesRJ0214( Cno nchar(10) ,
数字逻辑实验报告（1）数字逻辑实验1 一、系列二进制加法器 设计50% 二、小型实验室门禁系 统设计50% 总成绩 姓名： 学号： 班级： 评语：（包含：预习报告内容、实验过程、实验结果及分析）
指导教师： 计算机科学与技术学院 20 年月日 数字逻辑实验报告系列二进制加法器设计预习报告
一、系列二进制加法器设计 1、实验名称 系列二进制加法器设计。 2、实验目的 要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体容如下。 （1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。 （2）一位二进制全加器 设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。 （3）串行进位的四位二进制并行加法器 用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，
电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。 （4）先行进位的四位二进制并行加法器 利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九 个输入A 3、A 2 、A 1 、A 、B 3 、B 2 、B 1 、B 和C ，五个输出S 3 、S 2 、S 1 、S 和C 4 。输入 A= A 3A 2 A 1 A 、B= B 3 B 2 B 1 B 和C 分别为被加数、加数和来自低位的进位，输出S= S 3 S 2 S 1 S 和C o 为本位和和向高位的进位。 （5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性 将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。 图1-1“私有”的先行进位的四位二进制并行加法器 5、实验方案设计 （1）一位二进制半加器的设计方案
《数字逻辑实验指导书》 实验一组合逻辑电路分析与设计 一、实验目的： 1、掌握PLD实验箱的结构和使用； 2、学习QuartusⅡ软件的基本操作； 3、掌握数字电路逻辑功能测试方法； 4、掌握实验的基本过程和实验报告的编写。 二、原理说明： 组合电路的特点是任何时刻的输出信号仅取决于该时刻的输入信号，而与信号作用前电路的状态无关。 (一)组合电路的分析步骤： （二）组合逻辑电路的设计步骤 首先根据给定的实际问题进行逻辑抽象，确定输入、输出变量，并进行状态赋值，再根据给定的因果关系，列出逻辑真值表。然后用公式法或卡诺图法化简逻辑函数式，以得到最简表达式。最后根据给定的器件画出逻辑图。 三、实验内容 (一)组合逻辑电路分析： 1.写出函数式，画出真值表； 2.在QuartusⅡ环境下用原理图输入方式画出原理图，并完成波形仿真； 3.将电路设计下载到实验箱并进行功能验证，说明其逻辑功能。（必做）
(二)组合逻辑电路设计 1.设计一个路灯的控制电路，要求在四个不同的路口都能独立地控制路灯的亮灭。(用异或门实现) 画出真值表，写出函数式，画出实验逻辑电路图。在QuartusⅡ环境下实现设计，完成对波形的仿真，并将设计下载到实验箱并进行功能验证。（必做） 要求：用四个按键开关作为四个输入变量；用一个LED彩灯（发光二极管）来显示输出的状态，“灯亮”表示输出为“高电平”，“灯灭”表示输出为“低电平”。 2.设计一个保密锁电路，保密锁上有三个键钮A、B、C。要求当三个键钮同时按下时，或A、B两 个同时按下时，或按下A、B中的任一键钮时，锁就能被打开；而当不符合上列组合状态时，将使电铃发出报警响声。试设计此电路，列出真值表，写出函数式，画出最简的实验电路。(用最少的与非门实现)。在QuartusⅡ环境下实现设计，完成对波形的仿真，并将设计下载到实验箱并进行功能验证。（选做） (注：取A、B、C三个键钮状态为输入变量，开锁信号和报警信号为输出变量，分别用F1用F2表示。设键钮按下时为“1”，不按时为“0”；报警时为“1”，不报警时为“0”，A、B、C都不按时，应不开锁也不报警。) 三、予习要求： 1.复习组合电路的分析方法和设计方法。 2.预习利用QuartusⅡ和可编程器件（PLD）进行数字电路设计的基本设计方法。 3.画出实验用电路图和记录表格，填好理论值，注明管脚号码。 四、报告要求： 1.实验目的和要求 2.实验主要仪器和设备 3.实验原理 4.实验方案设计、实验方法 5.实验步骤
数字逻辑实验报告：加法器
安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26
注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
计算机专业类课程 实 验 报 告 课程名称：数字逻辑 学院：计算机科学与工程学院专业：计算机科学与技术 学生姓名： 学号： 指导教师： 评分： 日期：2014年6月2日 电子科技大学计算机学院实验中心
电 子 科 技 大 学 实 验 报 告 实验一：基本门电路的功能和特性实验 实验时间： 2014.4.20 一、实验目的 I.了解集成电路的外引线排列及其使用方法 II. 掌握常用集成门电路的逻辑功能与特性 III.学习组合逻辑电路的设计及测试方法 IV.了解集成电路外引线的方式方法。 V.了解测试电路的基本方法 VI. 掌握常用集成门电路的逻辑功能与特性 实验内容 部分TTL 门电路逻辑功能验证包括： ● 二输入四与非门7400 ● 二输入四或门7432 ● 二输入四异或门7486 ● 6反相器7404 二、实验原理 1）逻辑代数系统满足的5条公理 ● 交换律：A B B A +=+ A B B A ?=? ● 结合律：)()(C B A C B A ++=++ )()(C B A C B A ??=?? ● 分配律：C A B A C B A ?+?=+?)( )()(C A B A C B A +?+=?+ ● 0-1律：A A =+0 11=+A A A =?1 00=?A ● 互补律：1=+A A 0=?A A 此外，还满足摩根定律：B A B A +=? B A B A ?=+ 2）实验涉及门电路的引脚图如图1.1所示
电子科技大学计算机学院实验中心 图1.1 3) 组合逻辑电路的分析思路： 4) 组合逻辑电路设计思路： 如果掌握了以上两种分析方法后，再对我们的需求进行分析，即可对一般电路进行分析、设计，从而可以正确的使用被分析的电路一级设计出能满足逻辑功能和技术指标要求的电路了！ 写函数关系式 对函数式进行化简或变换； 根据最简式列真值表 判断逻辑功能 根据给定事件的因果关系列出真值表 由真值表写函数式 对函数式进行化简或变换 画出逻辑图，并测试逻辑功能
《数字逻辑》实验指导 福建工程学院
电子技术实验室实验守则 一、实验课前：每个学生必须认真预习实验指导书和与本实验有关的教材内容，写出实验预习报告。明确实验目的和实验原理，了解实验内容与步骤，掌握仪器、仪表的使用方法，作好实验准备工作。 二、上实验课：学生必须认真听讲，接好线路后，需经指导教师复查批准，才准接通电源。 三、实验时，每个学生都应严肃认真，勤于动手、独立思考、细心操作，注意观察、如实作好记录。教师根据每个学生的实验技能，动手能力评定平时成绩。 四、实验过程中，如发现仪器设备有冒烟、焦味、异响、漏电等异常现象，应立即切断电源，保持现场，请指导教师检查处理。 五、实验完成后，需请指导教师检查预习报告和实验数据以及所使用的仪器设备，经教师检查签字后方可离开实验室。 六、学生因请假而需要补做实验者，应本人申请，经指导教师同意，并安排好时间补做。 七、每个学生必须爱护实验室的仪器设备，使用前，若发现故障及时请指导教师检查。与本实验无关的仪器设备不准动用，凡不听教师讲解，进行错误操作以致损坏设备者，按赔偿条例酌情处理。 八、实验室是教学场所，应保持整洁，安静，不得喧哗打闹，不准吸烟，不准随地吐痰，不准乱抛纸屑，不准在实验室内吃东西，不准在仪器设备上或桌面上涂写，穿拖鞋者一律不准进入实验室。 九、对违反上述规则又不听劝阻者，教师有权令其退出实验室
实验一门电路参数测试 一、实验目的 1. 了解 TTL 与非门电路的主要参数。 2. 掌握 TTL 与非门电路的主要参数和传输特性的测试方。 3. 熟悉 TTL 门电路的逻辑功能的测试方法。 二、实验器材 1、数字逻辑实验箱 2、万用表 3、74LS00芯片 三、实验原理 本实验采用四二输入“与 非门”74LS00，其引脚排列如 右图所示，它共有四组独立的 “与非”门，每组有两个输入 端，一个输出端。四与非门 74LS00 的主要参数有： 1.扇出系数ＮO：电路正常工作时能带动的同类门的数目称为扇出系数ＮO 。 2.输出高电平ＶOH：一般ＶOH≥2.4V. 3.输出低电平ＶOL：一般ＶOL≤0.4V. 4.高电平输入电流ＩIH：指当一个输入端接高电平，而其它输入端接地时从电源流过高电平输入端的电流。 5.低电平输入电流ＩIL（或输入短路电流ＩRD)：指当一个输入端接地，而其它输入端悬空时低电平输入端流向地的电流。 6.电压传输特性曲线和关门电平ＶOFF： 下图所表示的Ｖ ～ＶO关系 曲线称为电压传输特性曲线。使 输出电压刚刚达到低电平时的最 低输入电压称为开门电平ＶON 。 使输出电压刚刚达到规定高电平 时的最高输入电压称为关门电平 ＶOFF。 7.噪声容限：电路能够保持 正确的逻辑关系所允许的最大抗 干扰电压值，称为噪声电压容限。 输入低电平时的噪声容限为ＶOFF- ＶIL ，输入高电平时的噪声容