EPM3256管脚分配

EPM3256A与周围资源I/O接口对照表

Quartus II中FPGA管脚的分配策略

Quartus II中FPGA管脚分配策略Quartus II中FPGA管脚的分配策略编写：*** 校核：审核：二〇一年月日

目录目录目录..........................................................................................I QUARTUS II中FPGA管脚分配策略.. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (1) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (2) 1.4.时钟管脚 (2) 2.FPGA管脚分配方法 (3) 2.1.P IN P LANNER方式 (3) 2.2.I MPORT A SSIGNMENTS方式 (3) 2.3.T CL S CRIPTS方式 (6) 2.4.项目组统一使用方式 (8) 3.编写FPGA管脚分配文件 (9) 3.1.查看PDF格式的原理图 (9) 3.2.查看P RJ PCB格式的原理图 (10) 4.保存FPGA管脚分配文件 (11) 4.1.T CL格式或CSV格式 (11) 4.2.QSF格式 (11) 4.3.项目组统一使用格式 (11) 附录管脚类型说明 (12)

Quartus II中FPGA管脚分配策略 1. FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。五边形标记的管脚为配置管脚。图1 Wire Bond 1.1. 电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、3.3V、2.5V、1.8V到1.5V ，变得越来越低。I/O电压用来给各个Bank供电，每个Bank 都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。

在Quartus II中分配管脚的两种常用方法

在Quartus II中分配管脚的两种常用方法. 示范程序 seg7_test.v 此例化文件共需要17个管脚。接下来我和大家一起讨论使用QII分配管脚的两种常用方法。方法一：Import Assignments 步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。注意：To和Location两个关键字中间有一个半角逗号。

图1 pin.txt 步骤2：在QII软件中，选择“Assignments ——Import Assignments”。如图所示，导入xxx.txt文件即可。图2 导入pin.txt 步骤3：在QII软件中，选择“Assignments ——Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。

图3 验证管脚是否分配正确方法二：source xxx.tcl 步骤1：在QII软件中，使用“Assignments ——Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。

图4 Remove Assignments 注：在未执行任何管脚分配操作新工程中，可跳过步骤1。步骤2：使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。注意关键字set_location_assignment和-to的用法。

图5 pin.tcl 步骤3：执行pin.tcl 方法1：在QII软件中，使用“View ——Utility Windows ——Tcl Console”标签，打开Quartus II Tcl Console。执行语句：图6 source pin.tcl 方法2：在QII软件中，使用“Tools ——Tcl Scripts …”标签，打开Tcl Scripts。

fpga引脚分配

FPGA管脚分配需要考虑的因素在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用FPGA的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL 验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。综合起来主要考虑以下的几个方面： 1、FPGA所承载逻辑的信号流向。 IC验证中所选用的FPGA一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到PCB设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。所以在管脚分配前对FPGA工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的BANK中，2、掌握FPGA内部BANK的分配的情况。现在FPGA内部都分成几个区域，每个区域中可用的I/O管脚数量各不相同。在IC验证中都是采用了ALTERA 与XILINX系列的FPGA ，这两个厂商的FPGA中内部BANK 的分配有一定的差异，这可以在设计中查阅相关的手册。下面与ALTERA中Stratix II 系列的FPGA内部BANK的分配为例来进行说明。图中详细说明了FPGA内部BANK的分配情况和每个BANK中所支持的I/O标准。根

VHDL管脚分配

#scnu_pins.tcl set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STA TED" set_global_assignment -name ENABLE_INIT_DONE_OUTPUT OFF set_location_assignment PIN_17 -to clk #led set_location_assignment PIN_71 -to led #seg7 set_location_assignment PIN_65 -to seg7com\[0\] set_location_assignment PIN_67 -to seg7com\[1\] set_location_assignment PIN_69 -to seg7com\[2\] set_location_assignment PIN_70 -to seg7com\[3\] set_location_assignment PIN_53 -to seg7data\[0\] set_location_assignment PIN_55 -to seg7data\[1\] set_location_assignment PIN_57 -to seg7data\[2\] set_location_assignment PIN_58 -to seg7data\[3\] set_location_assignment PIN_59 -to seg7data\[4\] set_location_assignment PIN_60 -to seg7data\[5\] set_location_assignment PIN_63 -to seg7data\[6\] set_location_assignment PIN_64 -to seg7dp #SDRAM set_location_assignment PIN_112 -to sd_data\[0\] set_location_assignment PIN_104 -to sd_data\[1\] set_location_assignment PIN_103 -to sd_data\[2\] set_location_assignment PIN_101 -to sd_data\[3\] set_location_assignment PIN_100 -to sd_data\[4\] set_location_assignment PIN_99 -to sd_data\[5\] set_location_assignment PIN_97 -to sd_data\[6\] set_location_assignment PIN_96 -to sd_data\[7\] set_location_assignment PIN_129 -to sd_data\[8\] set_location_assignment PIN_132 -to sd_data\[9\] set_location_assignment PIN_133 -to sd_data\[10\] set_location_assignment PIN_134 -to sd_data\[11\] set_location_assignment PIN_135 -to sd_data\[12\] set_location_assignment PIN_136 -to sd_data\[13\] set_location_assignment PIN_139 -to sd_data\[14\] set_location_assignment PIN_137 -to sd_data\[15\] set_location_assignment PIN_76 -to sd_addr\[0\] set_location_assignment PIN_75 -to sd_addr\[1\] set_location_assignment PIN_74 -to sd_addr\[2\]

Quartus-II中FPGA管脚的分配策略

精品 Quartus II中FPGA管脚的分配策略编写：*** 校核：审核：二〇一年月日

目录目录 ...................................................................................... I QUARTUS II中FPGA管脚分配策略 .. (1) 1.FPGA管脚介绍 (1) 1.1.电源管脚 (2) 1.2.配置管脚 (2) 1.3.普通I/O管脚 (3) 1.4.时钟管脚 (3) 2.FPGA管脚分配方法 (4) 2.1.P IN P LANNER方式 (4) 2.2.I MPORT A SSIGNMENTS方式 (5) 2.3.T CL S CRIPTS方式 (8) 2.4.项目组统一使用方式 (11) 3.编写FPGA管脚分配文件 (12) 3.1.查看PDF格式的原理图 (12) 3.2.查看P RJ PCB格式的原理图 (13) 4.保存FPGA管脚分配文件 (14) 4.1.T CL格式或CSV格式 (15) 4.2.QSF格式 (15) 4.3.项目组统一使用格式 (15)

附录管脚类型说明 (16)

Quartus-II中FPGA管脚的分配策略

Quartus II中FPGA管脚的分配策略编写：*** 校核：审核：二〇一年月日

目录目录................................................ I QUARTUS II中FPGA管脚分配策略. (1) 1.FPGA管脚介绍 (1) .电源管脚 (1) .配置管脚 (2) .普通I/O管脚 (2) .时钟管脚 (2) 2.FPGA管脚分配方法 (3) .P IN P LANNER方式 (3) .I MPORT A SSIGNMENTS方式 (3) .T CL S CRIPTS方式 (6) .项目组统一使用方式 (8) 3.编写FPGA管脚分配文件 (9) .查看PDF格式的原理图 (9) .查看P RJ PCB格式的原理图 (10) 4.保存FPGA管脚分配文件 (11) .T CL格式或CSV格式 (11) .QSF格式 (11) .项目组统一使用格式 (11) 附录管脚类型说明 (12)

Quartus II中FPGA管脚分配策略 1.FPGA管脚介绍 FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。五边形标记的管脚为配置管脚。图1 Wire Bond 1.1.电源管脚 FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。每个电压通过独立的电源管脚来提供。内核电压是用来给FPGA内部的逻辑门和触发器供电。随着FPGA的发展，内核电压从5V、、、到，变得越来越低。I/O电压用来给各个Bank供电，每个Bank都有独立的I/O电压输入。一般情况下，内核电压会比I/O电压低。

FPGA引脚分配方法

第二种：建立TCL文件进行管脚分配。这种方法比较灵活，是比较常用的。这种方法具有分配灵活，方便快捷，可重用性等多方面优点。方法如下：选择Projects菜单项，并选择Generate tcl file for project选项，系统会为你自动生成相应文件，然后你只要向其中添加你的分配内容就可以了。还有一种方法就是直接用new ，新建一个TCL文件即可，具体不再细讲。下面是我分配的内容一部分，可供大家参考。 set_global_assignment -name FAMILY Cyclone set_global_assignment -name DEVICE EP1C3T144C8 set_global_assignment -name ORIGINAL_QUARTUS_VERSION 8.0 set_global_assignment -name PROJECT_CREATION_TIME_DATE "19:14:58 JANUARY 06, 2009" set_global_assignment -name LAST_QUARTUS_VERSION 8.0 set_global_assignment -name USE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_id eda_palace set_global_assignment -name DEVICE_FILTER_PACKAGE "ANY QFP" set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region" set_global_assignment -name LL_MEMBER_STATE LOCKED -section_id "Root Region" set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8 set_global_assignment -name FITTER_EFFORT "STANDARD FIT" set_global_assignment -name BDF_FILE topDesign.bdf set_global_assignment -name QIP_FILE nios.qip set_global_assignment -name QIP_FILE altpll0.qip

FPGA管脚分配需要考虑的因素

在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用FPGA 的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。综合起来主要考虑以下的几个方面： 1、FPGA所承载逻辑的信号流向。 IC 验证中所选用的FPGA一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到PCB 设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB 设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。所以在管脚分配前对FPGA工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的BANK中。 2、掌握FPGA 内部BANK 的分配的情况。现在FPGA 内部都分成几个区域，每个区域中可用的I/O 管脚数量各不相同。在IC 验证中都是采用了ALTERA 与XILINX系列的FPGA ，这两个厂商的FPGA中内部BANK的分配有一定的差异，这可以在设计中查阅相关的手册。下面与ALTERA 中Stratix II系列的FPGA内部BANK 的分配为例来进行说明。图中详细说明了FPGA 内部BANK 的分配情况和每个BANK 中所支持的I/O标准。根据FPGA中内部BANK 的分配的情况，同时结合图 1 中信号的流向也就可以大体固定FPGA在单板中的方向，同时按照就近的原则将相关的信号分配到相关的BANK 中，这样的方法可以完成一般信号的分配。 3、掌握所选FPGA每个BANK 所支持的I/O标准。

QuartusII中分配管脚的两种常用方法

小時不識月Stupid & Hungry 时常记记，以防忘记！FPGA相关事宜，请在新浪微博@COM张一同讨论。。。[原创].在Quartus II中分配管脚的两种常用方法示范程序 seg7_test.v 此例化文件共需要17个管脚。接下来我和大家一起讨论使用QII分配管脚的两种常用方法。方法一：Import Assignments

步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的艾米电子2C8开发版为范例）。注意：To和Location两个关键字中间有一个半角逗号。图1 pin.txt 步骤2：在QII软件中，选择“Assignments ——Import Assignments”。如图所示，导入xxx.txt文件即可。图2 导入pin.txt

步骤3：在QII软件中，选择“Assignments ——Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。图3 验证管脚是否分配正确方法二：source xxx.tcl 步骤1：在QII软件中，使用“Assignments ——Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。

Quartus II自动添加管脚分配的方法

二、管脚分配方法 FPGA 的管脚分配，除了在QII软件中，选择“Assignments ->Pin”标签（或者点击按钮），打开Pin Planner，分配管脚外，还有以下2种方法。方法一：Import Assignments 步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的DIY_DE2开发板为范例）。【这种方式格式最为简单】注意：To和Location两个关键字中间有一个半角逗号。图1 pin.txt 步骤2：在QII软件中，选择“Assignments -> Import Assignments”。如图所示，导入xxx.txt或者xxx.csv文件即可

图2 导入pin.txt 步骤3：在QII软件中，选择“Assignments -> Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。

图3 验证管脚是否分配正确方法二：导入source xxx.tcl文件步骤1：在QII软件中，使用“Assignments -> Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。

图4 Remove Assignments 注：在未执行任何管脚分配操作新工程中，可跳过步骤1。步骤2：使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的DIY_DE2开发板为范例）。注意关键字set_location_assignment和-to的用法。

FPGA管脚分配时需注意的一些事项(以xilinx xc4vsx55为例)

FPGA管脚分配时需注意的一些事项（以xilinx xc4vsx55为例） FPGA管脚分配时需注意的一些事项（以xilinx xc4vsx55为例）平台：XC4VSX55 ISE10.1 设计过FPGA的原理图，看FPGA的手册，说管脚的分配问题，如时钟管脚要用GC类管脚，而且单端时钟输入时要用P类型的管脚，不能用N类型管脚等等。一直以来都没有试验过，今天试验一把，以求各种验证。 1）GC类全局时钟管脚是否可用作普通IO使用？所谓GC类管脚，就是在管脚的称是诸如IO_L1P_GC_LC等带有GC的管脚。其实手册中说的是GC类管脚可以用作IO的，但在《Xilinx FPGA开发实用教程》（清华出版社）574页倒数第八行提到：“所有从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错”，于是今天我试了一下，将某一GC 类管脚分配给一个普通的输入口（也试验了分配给一个普通的输出口），经布局布线后，未出错。因此得出结论：GC类全局时钟管脚可以作为普通IO使用。（不知道是不是我对书中提到的全局时钟管脚理解有误，如果是，请网友别拍我，敬请留言指正） 2）非GC类全局时钟管脚是否可以作时钟使用？其实至于说能否作为时钟使用，这里有另一层函义。当然，如果你把一个普通IO口配置成输入口，就把它的输入信号作为时钟，那是没问题的。但我们一般不这么做，因为时钟信号对于我们来说是一个很重要的信号，因此FPGA在内部会有特殊照顾，如果你使用FPGA传门为时钟预留的管脚，并作一些处理，那么你的时钟对于各种模块的时延是可以忽略的，因为时钟在布线时是单独走的一层，而如果你就仅用普通IO 的话，经过FPGA内部布局布线后，从它的输到，再到各个使用时钟的地方，有的线长，有的线短，它的时延将是不一样的。这些东西还是看一些FPGA结构的内容吧。在xilinx里有专门的DCM IP核可供调用，在ISE中执行project——>New Source——>IP(CORE Generator & Architecture Wizard)——>FPGA Features and Design——>Clocking——>Virtex-4——>Single DCM ADV v9.1i，可得如下界面：