三八译码器设计
电子信息工程学系实验报告
课程名称：EDA 技术与实验
实验项目名称：三八译码器设计 实验时间：2012、9、
19
班级： 姓名： 学号：
实 验 目 的:
1，熟悉ALTERA 公司EDA 设计工具软件max+plus2. 2,掌握max+plus2文本设计与其仿真。
实 验 环 境:
Windows xp 、max+plus Ⅱ10等。 实 验 内 容 及 过 程:
内容：1．应用max+plus Ⅱ软件，通过三八译码器设计仿真软件进行实验，熟练掌握max+plus Ⅱ软件设计流程。
过程： 1．了解和熟悉max+plus Ⅱ软件的菜单界面和命令功能。2．设计一个三八译码器，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。 实 验 结 果 及 分 析：
1. 新建文本型的文件并且命名如图1.1所示
图1.1
2. 新建该文件，在该编辑窗口输入verilogHDL 语言，其编辑情况如图1.2所示。
图1.2
成 绩：
指导教师（签名）：
3. .编译工程。运行菜单命令MAX+pulsⅡ下的Compiler，单击Start进行编译，运行如下图1.3所示
图1.3
4．仿真节点插入。运行MAX—plusⅡ下的Waveform Editor进入波形编辑窗口，再运行Node下的Enter Nodes form SNF，打开插入节点的对话框，点击List，在点击界面中间的“=>”，即可完成仿真如图1.4。
图1.4
5. 输入波形设置和波形仿真。运行菜单命令下的Options下的Grid Size进行栅格尺寸设置。对设置不同的时钟。运行菜单命令下的MAX+pulsⅡ下的Simulator，打开仿真窗口，点击单击Start进行仿真，仿真器窗口如图1.5所示。
图1.5
6. 在MAX+puls：的界面上新建一个图形文件，输入如图1.6。
图1.6
7. 对图形进行保存。
8. 保存之后对其进行仿真，出现如下图一样的图形，如图1.7所示。
图1.7
由图1.5与图1.7 我们可以看出利用三八译码器得到的实验结果与理论结果相同，所以本次仿真实验成功。
实验心得：
EDA设计38译码器
E D A设计38译码器-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN
班级：通信13-3班 姓名：王亚飞 学号： 18 指导教师： 成绩： 电子与信息工程学院 信息与通信工程系
摘要 EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。本设计就是运用VHDL语言设计的3-8译码器。3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。 关键词：EDA；3-8译码器
1实验目的 1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、初步掌握VHDL语言的常用语句。 3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。 2实验背景 VHDL的简介 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。VHDL 的英文全写是：VHSIC（Very High eed Integrated Circuit） Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。 VHDL语言的特点 VHDL是一种用普通文本形式设计数字系统的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口，可以在任何文字处理软件环境中编辑。除了含有许多具有硬件特征的语句外，其形式、描述风格及语法十分类似于计算机高级语言。VHDL程序将一项工程设计项目（或称设计实体）分成描述外部端口信号的可视部分和描述端口信号之间逻辑关系的内部不可视部分，这种将设计项目分成内、外两个部分的概念是硬件描述语言（VHDL）的基本特征。
实验一 八位全加器的设计
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
用VHDL设计三八译码器超赞版
3-8译码器的设计 1 设计目的与要求 随着社会的进一步发展，我们的生活各个地方都需要计算机的参与，有了计算机，我们的生活有了很大的便利，很多事情都不需要我们人为的参与了，只需要通过计算机就可以实现自动控制。由此，计算机对我们的社会对我们每个人都是很重要的。所以我们要了解计算机得组成，内部各种硬件，只有了解了计算机基本器件已经相应的软件，才能促进社会的发展。编码器和译码器的设计是计算机的一些很基础的知识，通过本次对于编码器和译码器的设计，可以让我知道究竟这种设计是如何实现的，这种设计对我们的生活有什么帮助，这种设计可以用到我们生活的哪些方面，对我们的各种生活有什么重大的意义。 1.1 设计的目的 本次设计的目的是通过简单的译码器的设计掌握基本的计算机的一些有关的知识，通过查资料已经自己的动手设计去掌握EDA技术的基本原理已经设计方法，并掌握VHDL硬件描述语言的设计方法和思想。以计算机组成原理为指导，通过将理论知识，各种原理方法与实际结合起来，切实的亲手设计，才能掌握这些非常有用的知识。通过对编码器和译码器的设计，巩固和综合运用所学知识，提高IC设
计能力，提高分析、解决计算机技术实际问题的独立工作能力。也能通过这种自主设计，增强自己的动手能力，将理论知识切实应用的能力，这对我们将来的发展是很有帮助的。 1.2 设计要求 根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL设计计算机电路中译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。译码器由三-八译码器为实例代表。 关键词:输入、输出、译码 2 VHDL的简单介绍 2.1 VHDL的简介 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。 VHDL翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在我过的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外
8位全加器的设计
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
三八译码器解读
《集成电路设计实践》报告题目：3-8译码器设计 院系：自动化学院电子工程系 专业班级：微电 学生学号： 学生姓名： 指导教师姓名：戴力职称：讲师 起止时间：2015.12.25-2016.01.08 成绩：
一、设计任务 1) 依据3-8译码器的真值表，给出3-8译码器的电路图，完成3-8译码器由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成译码器晶体管级电路图的版图，流程如下： 4) 版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； 5) 版图检查与验证（DRC检查）； 6) 针对自己画的版图，给出实现该电路的工艺流程图。 二、电路设计方案的确定 3-8译码器真值表 由三个输入端A,B,C和八个输出端Y0,Y1,Y2,Y3,Y4,Y5 ,Y6,Y7组成，输入输出用二进制表示。 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 从真值表可看出3-8译码器的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。 可通过使用三输入与非门及反相器实现功能，三输入与非门由三个pmos和三个nmos组成。 三、电路特性及其仿真 首先用S-Edit软件画出电路的模拟图，然后检查所画电路是否存在错误，将各个管子的尺寸标注出来，检查无误后点击T-Spice按钮将出现电路的网表图，然后给检测出的电路网表加上电源和输入信
用原理图输入方法设计8位全加器
实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA 软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 （1） 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： （2） 全加器的设计: 全加器原理图如下： 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机 I113co a so b 1 0101 0110001 10 0co so b a not xnor2 and2 I113ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2 u1 b a c co so B co so B h_adder A h_adder A
EDA实验开发系统 ZY11EDA13BE 并口延长线，JTAG延长线 实验的软件环境是： MAX+plus 10.2 4．操作方法与实验步骤 ●按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 ●建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。 5．实验内容及实验数据记录 1．设计半加器： 用原理图输入的方法输入一个半加器的逻辑图，如图所示： 然后在assign里头的device里头根据试验箱的芯片设置Decices，接着就设置输入输出荧脚的输入端和输出端，设置如表1所示： 表1.半加器引脚端口设置 引脚名称设置端口 ain input Pin=45 bin input Pin=46 co output Pin=19 so output Pin=24 然后Save，名称为h_add.gdf，再save & Compile。 结果如图所示：
实验2 三八译码器设计
电子信息工程学系实验报告课程名称：EDA技术与实验 实验项目名称：实验二三八译码器设计实验时间：2011.9.5 班级：姓名：学号： 实验目的: 1．熟悉ALTERA公司EDA设计工具软件max+plusⅡ。 2．掌握max+plusⅡ文本设计及其仿真。 实验环境: max+plusⅡ 实验内容及过程: 1.三八译码器的工作原理 由三个输入端A,B,C和八个输出端Y0,Y1,Y2,Y3,Y4,Y5 ,Y6,Y7组成，输入输出用二进制表示。 三八译码器真值表 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 2.文本设计 打开File点击New选择文本文件，点击OK.进行编程，再保存 成绩： 指导教师（签名）：
3.建立工程。运行File，Project,Set Project to Current File,讲工程设置到当前文件。 4.编译工程。在MAX+PLUS II 菜单内选择Compiler 项，选择Start即可开始编译。 5.选择菜单“File”→“New”，在出现的“New”对话框中选择“Waveform Editor File”，按“OK”后将出现波形编辑器子窗口。选择菜单“Node ”→“Enter Nodes from SNF”，出现选择信号结点对话框。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=>”按钮，将左边列表框的结点全部选中到右边的列表框。按“OK”按钮，选中的信号将出现在波形编辑器中 7将波形图保存为.scf 8.选择主菜单“MAX+plus II”→“Simulator”，按下“Simulator”，出现仿真参数设置与仿真启动窗，这时按下该窗口中的“Start”按钮，即刻进行仿真运算。再点击右边的OPEN SCF,就会出现仿真结果。 实验结果及分析： 实验心得： 通过实验学会了三八译码器的程序设计和原理图设计，对三八译码器有了更深的了解。
8位全加器设计
基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：
EDA三八译码器程序
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity clk_div is port(clk:in std_logic; clk_div:out std_logic); end clk_div; architecture rt1 of clk_div is signal q_temp:integer range 0 to 5999999; begin process(clk) begin if(clk'event and clk='1') then if(q_temp=5999999) then q_temp<=0; else q_temp<=q_temp+1; end if; end if; end process; process(clk) begin if(clk'event and clk='1') then if(q_temp=5999999) then clk_div<='1'; else clk_div<='0'; end if; end if; end process; end rt1; library ieee; use ieee.std_logic_1164.all; entity seg7 is port(q: in std_logic_vector(3 downto 0); segment: out std_logic_vector(0 to 7)); end seg7; architecture rt1 of seg7 is begin process(q) begin case q is
3 8译码器
试验一组合逻辑3线-8线译码器设计试验 一、试验目的 1、了解并初步掌握ModelSim软件的使用； 2、了解使用ModelSim进行组合数字电路设计的一般步骤； 3、掌握组合逻辑电路的设计方法； 4、掌握组合逻辑电路3线-8线译码器的原理； 5、掌握门级建模的方法； 二、试验原理 译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。因此，译码是编码的反操作。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。 二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。例如，典型的3线-8线译码器功能框图图1-1所示。输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。 图1-1 3线-8线译码器框图 74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。表1-1是74HC138的逻辑功能表。当门电路G S的输出为高电平时，可以由逻辑图写出。
图1-2 74HC138逻辑功能图
表1-1 74HC138逻辑功能表 由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。 74HC138有3个附加的控制端'' 123 ,S S S 和。当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁为高电平。这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能； 三、 预习要求 1、数字电子技术基础组合逻辑电路设计一般设计方法； 2、74HC138的逻辑功能； 3、门级建模的一般方法和基本语句； 4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)； 四、 实验步骤 (一)、熟悉ModelSim 软件环境 1、建立一个新Project 1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)； 注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；
FPGA 8位全加器的原理图设计
3-8. 在QuartusII中用原理图输入法设计8位全加器 1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin 相接。 3、实验内容及过程： 在D盘下建立一个新的文件夹为ADDER8。 本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8； (1)、用原理图输入法构造1位半加器 打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项Block Diagram/Schematic File（如图4-1所示），按ok按钮后将打开原理图编辑窗口。 (2)建立一个初始原理图。在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。在坐下的Name栏键入输入引脚符号input。然后单击ok按钮。即可将元件调入原理图编辑窗口。 图4-1 图4-2 （3）原理图文件存盘。选择菜单File-Save As，将此原理图文件存于刚才建立的目录D:/ ADDER8/h_adder 中，取文件名为：h_adder.bdf。然后将h_adder.bdf设定为工程，创建工程。 （4）绘制半加器原理图。在工程管理窗口，双击工程名，再次进入原理图编辑窗。双击原理图任何位置，再次弹出4-2的对话框。分别在Name栏键入原件名and2、not、xnor和输出引脚output，并用单击拖动的方法连接电路。然后分别在input和output引脚的PIN NAME上双击使其变为黑色，再用键盘输入各引脚名：a、b、co和so。最后作为本工程的顶层原理设计图如4-3。 图4-3 （5）仿真测试半加器。全程编译后，对此半加器工程进行方针测试，仿真波形如下图所示4-4。
一位全加器的设计
课程设计任务书 学生：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。
指导教师签名：年月日 系主任（或责任教师）签名：年月日 目录 摘要 .................................................................................................................................. I ABSTRACT ........................................................................................................................ I 1绪论 (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (1) 2.1一位全加器原理简介 (1) 2.2实现一位全加器功能的原理图设计 (1) 2.2.1一位全加器原理图 (1) 2.2.2基于ORCAD的一位全加器设计 (1) 2.2.3 一位全加器的电路图仿真 (1) 3一位全加器的版图设计 (1) 3.1确定一位全加器版图结构 (1) 3.2源漏共享缩小版图面积 (1) 3.3 版图所需基础器件绘制编辑 (1) 3.3.1 PMOS、NMOS等基础器件编辑 (1) 3.3.2 两输入与非门与异或门的绘制编辑 (1) 3.3.3源漏共享得到版图 (1) 3.4 绘制最终一位全加器版图 (1) 4心得体会 (1) 5参考文献 (1)
单片机74HC138三八译码器的原理及应用方法
单片机74HC138三八译码器的原理及应用方法 在我们设计单片机电路的时候，单片机的IO 口数量是有限的，有时并满足不了我们的设计需求，比如我们的STC89C52 一共有32个IO 口，但是我们为了控制更多的器件，就要使用一些外围的数字芯片，这种数字芯片由简单的输入逻辑来控制输出逻辑，比如74HC138 这个三八译码器，图3-15是74HC138 在我们原理图上的一个应用。 图3-15 74HC138 应用原理图 从这个名字来分析，三八译码器，就是把3种输入状态翻译成8种输出状态。从图3-15所能看出来的，74HC138 有1～6一共是6个输入引脚，但是其中4、5、6这三个引脚是使能引脚。使能引脚和我们前边讲74HC245 的OE 引脚是一样的，这三个引脚如果不符合规定的输入要求，Y0 到Y7 不管你输入的1、2、3引脚是什么电平状态，总是高电平。所以我们要想让这个74HC138 正常工作，ENLED 那个输入位置必须输入低电平，ADDR3 位置必须输入高电平，这两个位置都是使能控制端口。不知道大家是否记得我们第二课的程序有这么两句ENLED = 0；ADDR3 = 1；就是控制使这个74HC138 使能的。这类逻辑芯片，大多都是有使能引脚的，使能符合要求了，那下面就要研究控制逻辑了。对于数字器件的引脚，如果一个引脚输入的时候，有0和1两种状态；对于两个引脚输入的时候，就会有00、01、10、11这四种状态了，那么对于3个输入的时候，就会出现8种状态了，大家可以看下边的这个真值表——图3-16，其中输入是A2、A1、A0 的顺序，输出是从Y0、Y1.。..。.Y7 的顺序。 图3-16 74HC138 真值表 从图3-16可以看出，任一输入状态下，只有一个输出引脚是低电平，其他的引脚都是高电平。在前面的电路中我们已经看到，8个LED 小灯的总开关三极管Q16 基极的控制端是LEDS6，也就是Y6 输出一个低电平的时候，可以开通三极管Q16，从右侧的希望输出的结果，我们可以推导出我们的A2、A1、A0 的输入状态应该是110，如图3-17。
8位全加器实验报告
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图
38译码器quretus II仿真教程
验 3-8 译码 验 一、实验目的 Quartus II 设计工具支持多种设计输入模型，本次实验使用 Verilog 硬件描述语言在 DE0 开发平台上设计一个基本组合逻辑电路——3-8 译码器。通过这个实验，读者可以了解使用 Quartus 工具设计硬件的基本流程。 二、实验任务 （1）设计一个译码器电路，实现3-8 译码器的逻辑功能。即，译码器根据输入信号SW[0],SW[1],SW[2]译码输出。 输 入 输 出 SW[0] SW[1] SW[2] Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 注：SW[0],SW[1],SW[2]，0代表低电平，1代表高电平；Y0-Y7,0代表熄灭，1代表亮。 （2）编写测试激励程序模块，用仿真器检测模块设计的正确与否，给出仿真波形。 （3）进行系统编程，并验证设计结果。 （4）写出实验总结报告。 三、实验步骤 3.1 建立 Quartus 工程 1. 打开 Quartus II 工作环境，如图 2-1 所示。
图 1-1 Quartus II 工作环境界面 2. 点击菜单项 File->New Project Wizard 帮助新建工程。参看图 1-2。 图 1-2 选择 New Project Wizard 打开 Wizard 之后，界面如图1-3 所示。点击 Next，
用VHDL设计三八译码器超赞版
3-8 译码器的设计 1 设计目的与要求 随着社会的进一步发展，我们的生活各个地方都需要计算机的参与，有了计算机，我们的生活有了很大的便利，很多事情都不需要我们人为的参与了，只需要通过计算机就可以实现自动控制。由此，计算机对我们的社会对我们每个人都是很重要的。所以我们要了解计算机得组成，内部各种硬件，只有了解了计算机基本器件已经相应的软件，才能促进社会的发展。编码器和译码器的设计是计算机的一些很基础的知识，通过本次对于编码器和译码器的设计，可以让我知道究竟这种设计是如何实现的，这种设计对我们的生活有什么帮助，这种设计可以用到我们生活的哪些方面，对我们的各种生活有什么重大的意义。 1.1 设计的目的 本次设计的目的是通过简单的译码器的设计掌握基本的计算机的一些有关的知识，通过查资料已经自己的动手设计去掌握EDA技术 的基本原理已经设计方法，并掌握VHDL硬件描述语言的设计方法和 思想。以计算机组成原理为指导，通过将理论知识，各种原理方法与实际结合起来，切实的亲手设计，才能掌握这些非常有用的知识。通过对编码器和译码器的设计，巩固和综合运用所学知识，提高IC 设计能力，提高分析、解决计算机技术实际问题的独立工作能力。也能通过这种自主设计，增强自己的动手能力，将理论知识切实应用的能力，这对我们将来的发展是很有帮助的。 1.2 设计要求 根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL设计计算机电路中译码器的各个模块，并使用EDA工具对各模块进行 仿真验证和分析。译码器由三- 八译码器为实例代表。
关键词:输入、输出、译码2 VHDL 的简单介绍 2.1 VHDL 的简介 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期 出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。VHDL 翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。目前，它在我过的应用多数是用在FP GA/C PLD/E PL的设计中。 当然在一些实力较为雄厚的单位，它也被用来设计ASIG VHDL主要 用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHD啲程序结构特点是将一项工程设计, 或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 2.2 VHDL 的特点 1，功能强大，设计灵活： VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描 述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路 的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设 计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 2，, 支持广泛，易于修改： 由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA
用原理图方法设计8位全加器
实验报告一 一、实验目的 熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验内容 1.根据工作原理，完成1位半加器和全加器的设计； 2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成 编译、综合、适配、仿真。 三、实验环境 计算机、QuartusII软件 四、实验步骤 1.根据半加器工作原理，建立电路并仿真，并将元件打包。 (1)电路 （2）仿真： 仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。 （3）打包后的文件：
2.利用半加器构成一位全加器，并打包。 （1）电路 （2）仿真 仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。 （3）打包后的文件 3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 （1）电路
（2）仿真 仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。 五、实验结果与讨论 实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。不足的地方有： 1、对软件还不够熟悉，所以操作的有点慢；
2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补 缺补弱。 六、总结 思考题：为了提高加法器工作速度，如何改进以设计的进位方式？ 答：采用超前进位。串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。
EDA课程设计----八位二进制全加器
EDA设计说明书 课程名称：EDA技术实用教程 设计题目：八位二进制全加器 院系：电子信息与电气工程学院学生姓名： 学号： 专业班级： 指导教师：李响 2011 年6 月1
1. 设计目的 熟悉利用QuartusⅡ的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并通过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2. 设计原理 2.1 一位全加器的原理 一位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。 一位全加器的设计步骤： ①为本项工程设计建立文件夹； ②输入设计项目和存盘； ③将设计项目设计成可调用的元件； ④设计全加器顶层文件； ⑤将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理 一个八位全加器可以由八个一位全加器构成，加法器之间的进位可以用串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。 3. 设计方案与仿真 3.1 一位全加器的设计与仿真 全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一位的半加器。半加器的实现方案为： ①为此项工程建立文件夹； ②在基本元件库中，选中需要的元件，将元件（包含元件and2、not 、xnor 和输 入输出引脚input、output）调入原理图编辑窗口中；
③将己设计好的原理图文件存盘； ④将所设计的半加器设置成可调用的元件。 用原理图输入法所设计的半加器原理图如图3-1所示，利用QuartusⅡ软件平台，根据图3-1所示电路，可生成一个半加器元件符号，如图3-2所示。在半加器的基础上，为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选择的元件包含半加器、或门和输入输出引脚，由此可得到如图3-3所示的全加器原理图；进而可生成个全加器元件符号，如图3-4所示。 图3-1 半加器原理图图3-2 半加器元件符号 图3-3 全加器原理图图3-4 全加器元件符号按照一位全加器原理图连接电路，通过编译、仿真所得的波形图如图3-5所示： 图3-5 一位全加器时序仿真波形 根据图3-5可知，当输入信号ain 、bin 、cin 全是低电平时，输出信号sum 和cout 全是低电平；当输入信号ain 、bin 、cin 中有且只有一个为高电平时，输出信号sum 为高电平，输出信号cout 为低电平；当输入信号ain 、bin 、cin 中有两个为