latch up分析
闩锁效应（latch up）
闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.
为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL 测试的一种，并且与ESD（静电防护）紧密相关。
第一部分 latch up的原理
我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,
下面我分别解释。
我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降
低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电
子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边
的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子
嘛）
理解了npn，那么pnp就好办，如图2。
图2清楚的表示了latch up的回路。左边是npn，右边是pnp
图3是电路示意图。
大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。
那么电流怎么走呢？
比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。这样就形成回路，而且会循环下去，gate基本上就成了摆设，完全控制不了电子或电洞的走向，所以CMOS就失效了。
图4是一个公式，我也不知道是什么意思，反正2个β变小，latch up就不容易发生
。
图5是首位发现latch up的达人做出的解释：latch up是由于field inversion（反转电场），值得记住，但我不懂。
第二部分如何解决latch up？
大家只要记住一句话，电子和电洞，都是单纯的家伙，哪里容易去，他们就去哪里，就像他们本来想去看朋友，走到半路看到一个美女在对他们打招呼，于是就很自然的跑到美女那边去了，不去本来该去的地方。
所以，下面所有的解决方法，要么是阻止电子或电洞去看美女，或者找个
更漂亮的美女吸引他们过去。
解决方法目前为止，我总结出7个，如下：
1.加大N＋，P＋距离，这是最容易想到的办法，虽然前面有美女，但是
太远，所以还是不去了。电子或电洞也是这样。
但是，这样的，必然会导致芯片的集成度下降，所以这是很傻的办法，没人用。
2.加深isolation.就是在NMOS和PMOS之间加隔离，比如STI(0.25um
以下)和Field OX(0.35um以上)。但是，隔离深度总是有限的，电子或电洞总有办法绕过去。
3.SOI。Silicon on Insulator,在Si的表面加一层SiO2，使well或者
N+无法直接与P-sub连接，这样电子或电洞就到不了下面。
4.Retrograded well，倒阱，用高能离子注入将杂质打入阱底部，这种
阱不像常规的阱表面浓度最高，阱底部浓度最低，而是正相反，所以叫做倒阱。
这个概念极为重要！下面的浓度很大，那么电子或电洞到了基极以后，高浓深井可以有效的增加复合，就不想到集极去了，降低bipolar的放大系数，使没有backbias偏置的晶体管免于latch-up。
5.EPI wafer。这也是一个重要的概念，在heavy doped substrate上面，
加上一层轻微掺杂的EPI layer，这就是EPI wafer (即外延片，晶圆是wafer，在wafer基础上做EPI工艺出来的wafer就是EPI wafer)。
当这层EPI layer够薄的时候，pnp的载流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比
P－sub的掺杂浓度高多了。如图6很明显，EPI layer越薄越好，如图7，3um的EPI layer，trigger current（引发latch up的电流)最大,最不容易发生latch up但是不能太薄，不然底材的离子就扩散到EPI layer里面，造成离子浓度改变。这是用EPI wafer的原因，EPI wafer缺点只有一个：贵！
外延(Epitaxy, 简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有相同晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si 或SiC/Si等)；
6.Guard ring。在N＋和P＋的旁边加一个guard band，相当于保险，如
图8。大家看图9，应该会明白为什么Guard ring能防止latch up，与EPI是类似的道理。
7.Design rule。这个很简单，在design的时候，会规定P＋，N＋的距
离，guard ring离P＋，N＋的距离等等。
最后一个问题是，这么多解决方法，到底用哪一个？答案还是很简单，只要你有钱，能一起用就一起用。
latch up（闩锁反应）
我们无可逃避，只能坚强应对。首先来看一下latch up时拍到的照片
放大后的照片红点部分就是发生latch up的位置，latch up可谓芯片杀手，通过循环放大
最终将芯片烧毁。我不想告诉大家latch up有多可怕，但有一点是应该知道的
这种现象损害了芯片。
图片附件: latch01.jpg (2007-1-30 16:38, 11.73 K)
图片附件: latch02.jpg (2007-1-30 16:38, 10.62 K)
在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。
所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就
归结到npn或pnp晶体管是如何工作的。了解晶体管的工作原理是研究latch up的重点。
而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。
一、晶体管的工作原理
半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。如果掺杂5价原子因电子数大于空穴
数即称为n型半导体，若掺杂3价原子因电子数小于空穴数即称为p型半导体。空穴和电子都能搬运电荷，因而称载流子。
将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽层。耗尽层存在电位差，有电场的存在，称之为内电场。在电场的作用下载流子发生
定向移动，称之为漂移。扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。这种将pn 相邻结合到一起制成的晶体结构，称之为pn结。
pn结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行达成的平衡状态。
pn结的外加电压，如果p端的电位高于n端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p流向n的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。反向电压大于某一值时，会有导致pn结击穿，称为齐纳击穿或隧道击穿。另一种情况，是pn结两侧的杂质浓度过小，在高的反向电压作用下，引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。pn结制作成元器件使用就是二极管。
pn结，p区空穴向n区扩散，n区电子向p区扩散，在相遇处复合。p区空穴扩散后留下负离子，而n 区电子扩散后留下正离子，形成由n指向p的内电场。正向偏置时，p区不断提供复合留下的负离子，n 区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。反向偏置，少数载流子的漂移处于优势，但因少数载流子浓度太低，引起的反向电流远小于正向电流。所以问题关键在于扩散与漂移运动是否平衡。
图片附件: psbias.gif (2007-1-30 16:38, 2.26 K)
半导体三极管，存在两个pn结，了解半导体三极管的工作原理就是要了解这两个pn结的平衡状态，在发生什么变化。
这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E(emitter)代表发射极。
晶体管的制作要求，从浓度大小来看，发射区最大，集电区最小。从尺寸看，集电区最大，基区最小。如果条件
不能满足，晶体管将无法工作。
以下以基极接地(共基极)为例进行分析：
图片附件: pnpsymbl.gif (2007-1-30 16:38, 1.87 K)
如上图所示，在E-B之间加正向偏置，在B-C之间加反向偏置。
此时发射区的电子浓度上升，在正向偏置的情况下，大部分电子都扩散到基区
因为基区很薄，有少部分电子流出，但大部分在电场的作用下，漂移到集电区。
其中有些情况，比如基区向发射区的漂移(发射区很高的杂质浓度)，集电区向基区的扩散等微乎其微(反向偏置)，所以可以忽略。所示npn的能够工作，除了发射区浓度很高，基区很薄，还有保证E-B正向偏置，B-C反向偏置。
相应电流关系如下：
Ie=Ib+Ic 假设Ie占Ic的比例为a,即Ic=aIe,Ib=(1-a)Ie
称为电流传输率。
Ic/Ib=(Iea)/[(1-a)Ie]=a/(1-a)
设定a/(1-a)为?，称为电流放大倍数。
通过比例关系可知，如果电流传输率为90%，电流放大9倍
如果电流传输率为99%,电流将放大99倍。
90%到99%,放大倍数的骤增，可以想像Ib只要有小的变动，电流放大倍数就有大的变化。如此可见，晶体管是电流控制器件。
二、放大电路是如何构成及触发条件
现在进行实际操作，为了分析方便，以如图所示的电路具体进行分析。
对应CMOS的简单版图如下：
图片附件: latchupfg02.gif (2007-1-30 16:38, 12.4 K)
图画得不好，还请谅解。以下来看一下对应的剖面图。
图片附件: latchupfg03.gif (2007-1-30 16:38, 10.2 K)
任何相邻的pnp或npn都可以构成晶体管，所以考虑起来似乎比例麻烦!!
从晶体管偏置来看，npn的基区p+与p-sub成反向偏置，发射区为衬底上的
任一n+型区域，集电区为nwell及nwell上的n+。此时npn,基区接vss
发射区接vss/in/out,集电区接vdd。就正反偏的原则来看，只要发射区联接
电压小于vss,即npn可以触发。而另一边的pnp,基区接vdd,发射区接out/vdd/in，
集电区接vss,触发的可能就是发射区电位高于vdd。从浓度与尺寸来看,也就是发射区浓度最高，基区尺寸最小，集电区有足够的大。
基区的尺寸在npn管看来，似乎比较乐观，可惜npn的构成是横向的，也就是说如果把pmos与nmos 画得太近的话就有问题了。对nwell来说，如果nwell的厚度很薄，因为npn的形成是在衬底横向的，而pnp却是在nwell中的纵向。nwell厚度足够的薄，意味着势垒相对较低，实现触发的可能性很大。对于日新月异的现在科技来讲，尺寸
在不断的缩小，这也是在表明基区在逐渐的变小，触发的可能突显出来。
为了便于分析，将等效的电路提取出来
接上面讲到的提取电路，如图所示：
我们提到了正反偏的触发和浓度及尺寸的触发，现在我们不得不对
寄生电阻产生兴趣。对上述电路中，nwell和p-sub上形成的寄生电阻最有可能
影响到晶体管的触发。R1是nwell寄生于pnp基区与发射区的电阻。R2是p-sub寄生于npn的基区与发射区的电阻。在正常情况下，没有过高或过低电压出现，浓度与尺寸
不去考虑的情况下，R1拉低了pnp基区的电位，R2阻碍了npn基区电位的降低。B-C反偏，
B-E正偏的情况就会出现，触发的可能存在。上面我们只是单方面的对一个管子进行分析，既然是存在在两个三极管在电路中，就有可能
其中一个受另一个的影响。当其中一个触发时，另一个晶体管有可能被这个晶体管触发。三、一些解决办法的介绍
通常我们提到减少latch up的可能时，都会想到加guard ring。想法简单，而且我们
从来就没有怀疑过，也没有真正考虑过，加guard ring这么几个词的意义何在。
更可惜的是，这种想法并不是我们自己的，是别人跟你讲，你就认同了，是被别人迷惑了
还是被别人收买了呢？!!
而且，你有没有发现，增加guard ring时有附加了design rule吗？做layout的真是自由，爱
加多宽就加多宽，爱加几道就几道，孰不知，要是加出问题来，该归究谁的责任呢？!!如果
加得太宽，增加了面积，增加的成本，老板可不会对你客气。
遗憾的是计算这个rule，确实可以写成一篇论文，然后买个好价钱，也可以天天过上老婆
孩子热炕头的好日子。
回到正题，解决的方法多种多样，如果出发点不同，解决的方法也就各异。比如可以在工艺上
控制杂质浓度，基区尺寸，加外延层等。对layout来讲，比较简单的还是加guard ring，主要的作用会在下面详细分析。在电路上加钳位二极管控制电位，但对钳位二极管的开关速度等方面的参数需要
慎重考虑。上图为加guard ring后的效果。
[1]中认为在nwell中扩散n+或在p-sub中扩散p+所做的guard ring为多数载流子保护环，
反之则为少数载流子保护环。
少数载流子保护环作用是先于寄生集电区，提前收集会引起触发的少数载流子。这种结构
对横向寄生晶体管有效，但对纵向晶体管几乎没有作用。而且这种保护环并不见得都要成封闭状态，
它应该包围在潜在的发射区。
多数载流子保护环，在局部位置减轻了寄生电阻，并且在对发射区的远近上，分别称为
弱势结构和强势结构。强势结构较为有效，因为它靠发射区较近，有电流导向的作用。
上图中所加的guard ring中，从左到右，依次为强弱弱强结构。
建议多打nwell contact和p-sub contact，以减轻连入的寄生电阻。
上述办法，完全是针对layout而言的。对其他的解决方法也只能靠关流程的
工程师做相应的对策了。
好，就暂时写这些了。其实要把latch up研究清楚还需要花很多的时间。
图片附件: latchupfg05.gif (2007-1-30 16:38, 12.02 K)
图片附件: latchupfg.gif (2007-1-30 16:38, 1.51 K)
图片附件: npnillu.gif (2007-1-30 16:38, 2.61 K)
latch-up描述
Latch up：即闩锁效应，又称自锁效应、闸流效应，它是由寄生晶体管引起的，属于CMOS电路的缺点。通常在电路设计和工艺制作中加以防止和限制。该效应会在低电压下导致大电流，这不仅能造成电路功能的混乱，而且还会使电源和地线间短路，引起芯片的永久性损坏。防止：在集成电路工艺中采用足够多的衬底接触。 Latch up 的定义 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔 发生在内部电路 Latch up 是指cmos晶片中, 在电源power VDD和地线 GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互 影响而产生的一低阻抗通路, 它的存在会使VDD和 GND之间产生大电流 随着IC制造工艺的发展, 封装密度和集成度越来越高, 产生Latch up的可能性会越来越大 Latch up 产生的过度电流量可能会使芯片产生永久性的 破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理图分析 Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的 NPN BJT，基极为P substrate，到集电极的增益可达数 十倍；Rwell是nwell的寄生电阻；Rsub是substrate电 阻。 以上四元件构成可控硅（SCR）电路，当无外界干 扰未引起触发时，两个BJT处于截止状态，集电极电流 是C-B的反向漏电流构成，电流增益非常小，此时 Latch up不会产生。当其中一个BJT的集电极电流受外 部干扰突然增加到一定值时，会反馈至另一个BJT，从 而使两个BJT因触发而导通，VDD至GND（VSS）间 形成低抗通路，Latch up由此而产生。 CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：(1) 电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1 即βnpn*βpnp >1，在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。即 (2) 必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长，以使通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说，双极管的导通都是由流过一个或两个发射极/基极旁路电阻的外部激发电流所引起的。(3) 偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态所需开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。 闩锁的触发方式： (1) 输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。当流入寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生。 (2) 当流过阱-衬底结的雪崩电流，光电流及位移电流，，同时通过两个旁路
特征描述算子评测
Feature descriptor comparison report Sharing my research work of behavior of several types of feature descriptors. This article is an update of old "Comparison of feature descriptors" post. I've added a brand new ORB feature descriptor to the test suite, also SIFT descriptor included as well. And a new version of LAZY descriptor present in this test too. For this test i have written special test framework, which allows me to easily add the new kind of descriptors and test cases and generate report data in CSV-like format. Than i upload it in Google docs and create this awesome charts. Five quality and one performance test was done for each kind of descriptor. o Rotation test - this test shows how the feature descriptor depends on feature orientation. o Scaling test - this test shows how the feature descriptor depends on feature size. o Blur test - this test shows how the feature descriptor is robust against blur. o Lighting test - this test shows how the feature descriptor is robust against lighting. o Pattern detection test - this test performs detection of planar平面object (image) on the real video. In contrast to the synthetic综合tests, this test gives a real picture of the overall stability of the particular descriptor. o Performance test is a measurement of description extraction time. All quality tests works in similar way. Using a given source image we generate a synthetic test data: transformed images corresponding feature points. The transformation algorithm depends on the particular test. For the rotation test case, it's the rotation of the source image around it's center for 360 degrees, for scaling - it's resizing of image from 0.25X to 2x size of original. Blur test uses gaussian blur with several steps and the lighting test changes the overall picture brightness. The pattern detection test deserves a special attention. This test is done on very complex and noisy video sequence. So it's challenging task for any feature descriptor algorithm to demonstrate a good results in this test. The metric for all quality tests is the percent of correct matches between the source image and the transformed one. Since we use planar object, we can easily select the inliers from all matches using the homography estimation. I use OpenCV's function cvFindHomography for this. This metric gives very good and stable results. I do no outlier detection of matches before homography estimation because this will affect the results in unexpected way. The matching of descriptors is done via brute-force matching from the OpenCV.
LATCHUP测试分析
LATCH UP 测试 LATCH UP 测试。但是，以前我没做过类似的工作，因为以前的公司的芯片LATCH UP测试都是找宜硕这样的公司进行测试。LATCH UP测试主要分为VSUPPLY OVER VOLTAGE TEST ，I TEST。I test又分为PIT（POSITIVE I TEST)和NIT(NEGATIVE I TEST)。不过我们公司还增加了PVT(positive voltage test）和NVT（negative voltage test）。在JESD78D 规范（这个可以从JEDEC 网站上下到）上提到latch up 的测试流程。首先待测试的IC 需要经过ATE测试，保证功能是正常的。然后首先进行I-TEST，如果I-TEST FAIL，那这颗芯片就没PASS，如果通过了I-TEST，然后再进行OVER VOLTAGE TEST; 如果此时IC FAIL，那么这颗芯片就没有通过LATCH UP TEST, 这些通过I-TEST 和OVER VOLTAGE TEST的芯片还要再进行ATE测试来确认芯片的功能是否正常。但是好多公司最后的ATE测试都省了。VSUPPLY OVER VOLTAGE TEST，主要是对芯片的电源引脚进行过压测试，如果芯片有多个电源引脚，每个电源引脚都要进行测试。测试条件：一般是对电压引脚进行一个 1.5X MAX VSUPPLY的TRIGGER 测试，1）其他引脚接LOGIC HIGH, 2）其他引脚接LOGIC LOW。这两种情况都要进行测试。 PIT 测试是对除电源和地外的其他I/O引脚进行测试。电源接VCC，1）所有引脚接LOGIC HIGH, 然后给待测试引脚来一个POSITIVE TRIGGER CURRENT PULSE。2）所有引脚接LOGIC LOW,然后给待测试引脚来一个POSITIVE TRIGGER CURRENT PULSE。 NIT 测试是对除电源和地外的其他I/O引脚进行测试。电源接VCC，1）所有引脚接LOGIC HIGH, 然后给待测试引脚来一个Negative TRIGGER CURRENT PULSE。2）所有引脚接LOGIC LOW,然后给待测试引脚来一个Negative TRIGGER CURRENT PULSE。 LATCH UP 失效判定标准： 如果INOM<=25mA, 经过LATCH UP 测试之后，发现电流>INOM+10,则该芯片没有PASS LATCH
图像局部特征描述子研究分析(未完-待续)
研究背景 在日常生活中，我们主要依赖于视觉来感知外界的信息，比起听觉，视觉能给我们更加丰富的描述。人们一直想通过计算机视觉来描述视觉信息中有意义和有用的东西。首先，我们必须回答什么类型的信息是我们想要的？如何提取这样的特征信息？有人定义视觉为发现图像是什么和在哪里的过程，这强调了视觉是一个信息处理任务[]。而如何构建一个视觉系统来进行这样的信息处理任务是很多学者研究的问题之一。其中，达成统一共识是利用不同的特征层来构建这一个视觉模型系统，最简单的三层体系结构为低层、中层、高层。而本文基于最基本的图像描述方法——尺度的概念，利用尺度空间表示法来分析最低层图像数据。尺度空间方法是一种尺度参数连续、不同尺度空间下采样保持一致性的视觉多尺度分析。 视觉多尺度分析是一种新的视觉信息处理方法，其基本思想是：当我们用眼睛观察物体且物体和观察者之间的距离（将距离视为尺度参数）不断变化时，视网膜将感知到不断变化的图像信息，分析和综合这些不同尺度下的视觉信息以获得被观察物体的本质特征，这种视觉分析方法即称为视觉多尺度分析。 尺度空间方法的基本思想是：在视觉信息（图像信息）处理模型中引入一个被视为尺度的参数，通过连续变化尺度参数获得不同尺度下的视觉处理信息，然后综合这些信息以深入地挖掘图像的本质特征。尺度空间方法将传统的单尺度视觉信息处理技术纳入尺度不断变化的动态分析框架中，因此更容易获得图像的本质特征。 为什么要研究尺度空间？可以从以下几个通俗的描述来说明： 1）现实世界的物体由不同尺度的结构所组成； 2）在人的视觉中，对物体观察的尺度不同，物体的呈现方式也不同； 3）对计算机视觉而言，无法预知某种尺度的物体结构是有意义的，因此有必要将所有尺度的结构表示出来； 4）从测量的角度来说，对物体的测量数据必然是依赖于某个尺度的，例如温度曲线的采集，不可能是无限的，而是在一定温度范围进行量化采集。温度范围即是选择的尺度； 5）采用尺度空间理论对物体建模，即将尺度的概念融合入物理模型之中。 尺度空间数学定义表示如下： 设多尺度分析的初始图像为0()u x （x ， 为图像区域），(,)u x t 为多尺度分析用于图像所获得的在尺度(0)t t 时的图像，称0:()(,)t T u x u x t 为尺度空间算子，尺度空间算子族 0t t T 为尺度空间，并称为0:()(,)t h T u x t u x t h 尺度由t 变化到t h 的尺度空间算子。 依据尺度空间公理，尺度空间算子应满足如下定义的视觉不变性： 定义2 设t T 为尺度空间算子，称t T 具有
IGBT latch up effect
1英文名称编辑 Self-locking effect 2基本概念编辑 在IGBT内部寄生着一个N-PN+晶体管和作为主开关器件的P+N-P晶体管组成的寄生晶闸管。其中NPN晶体管的基极与发射极之间存在体区短路电阻，P形体区的横向空穴电流会在该电阻上产生压降，相当于对J3结施加一个正向偏压，在额定集电极电流范围内，这个偏压很小，不足以使J3开通，然而一旦J3开通，栅极就会失去对集电极电流的控制作用，导致集电极电流增大，造成器件功耗过高而损坏。这种电流失控的现象，就像普通晶闸管被触发以后，即使撤销触发信号晶闸管仍然因进入正反馈过程而维持导通的机理一样，因此被称为擎住效应或自锁效应。 3原因编辑 除过大的ic可能产生擎住效应外，当IGBT处于截止状态时，如果集电极电源电压过高，使T1管漏电流过大，也可能在Rbr上产生过高的压降，使T2导通而出现擎住效应。 可能出现擎住效应的第三个情况是：在关断过程中，MOSFET的关断十分迅速，MOSFET关断后图1(b)中三极管T2的J2结反偏电压UBA增大，MOSFET关断得越快，集电极电流ic减小得越快，则UCA=Es-R·ic增加得越快，duCA/dt越大，则J2结电容电流C2·duBA/dt≈C2·duCA/dt（C2为等效结电容）也越大。这个结电容电流经A点流过Rbr，又可能产生很大的压降UAE，使T2导通，产生擎住效应，使IGBT的关断失控。 引发擎住效应的原因，可能是集电极电流过大（静态擎住效应），也可能是 duce/dt过大（动态擎住效应），温度升高也会加重发生擎住效应的危险。擎住效应曾经是限制IGBT电流容量进一步提高的主要因素之一，但经过多年的努力，自20世纪90年代中后期开始，这个问题已得到了极大的改善，促进了IGBT研究和制造水平的提高。 4预防方法编辑 为了防止这种关断过程中出现擎住效应，一方面应在IGBT集电极C-发射极E两端并联接入一个电容，减小关断时的duCE/dt，同时也可考虑增大图1(b)中门极驱动电路的电阻RG，以适当减慢MOSFET的关断过程，这种措施称为慢关断技术
forstner算子提取特征点
Forstner算子提取特征点（原创） ;------------------------------ ;Forstner算子 ;; image:输入原始图像 ; vwsize:窗口宽度 ; ithresh:初选差分阈值 ; qthresh:兴趣值阈值 function Forstner,image,vwsize=vwsize,ithresh=ithresh,Tq=Tq IF N_Elements(vwsize) eq 0 THEN vwsize=5 IF N_Elements(ithresh) eq 0 THEN ithresh=50 IF N_Elements(Tq) eq 0 THEN Tq=0.5 image=float(image) imgSize = Size(image, /Dimensions) xsize=imgSize[0] ysize=imgSize[1] ;灰度的协方差矩阵 result=fltarr(xsize,ysize) ;第一步：利用差分算子提取初选点
for i=1,xsize-2 do begin for j=1,ysize-2 do begin dg1=abs(image[i,j]-image[i+1,j]) dg2=abs(image[i,j]-image[i,j+1]) dg3=abs(image[i,j]-image[i-1,j]) dg4=abs(image[i,j]-image[i,j-1]) dg=[dg1,dg2,dg3,dg4] temp=dg[sort(dg)] if temp[2] gt ithresh then begin result[i,j]=255 endif else begin result[i,j]=0 endelse endfor endfor ;第二步：在以初选点为中心的3*3的窗口中计算协方差矩阵与圆度 ;此处可用where提高循环效率 ;权重矩阵 wMatrix=fltarr(xsize,ysize) for i=1,xsize-2 do begin for j=1,ysize-2 do begin ;是初选点 if result[i,j] eq 255 then begin gu2=0.0 & gv2=0.0 & guv=0.0 for ii=-1,1 do begin for jj=-1,1 do begin gu2=gu2+(image[i+1,j+1]-image[i,j])^2 gv2=gv2+(image[i,j+1]-image[i+1,j])^2 guv=guv+(image[i+1,j+1]-image[i,j])*(image[i,j+1]-image[i+1,j]) endfor endfor DetN=gu2*gv2-guv trN=gu2+gv2 q=4*DetN/(trN*trN) ;第三步：设定阈值Tq,若满足则计算权值 if q gt Tq then wMatrix[i,j]=DetN/trN endif
闩锁效应latch up
闩锁效应（latch up） 闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。 第一部分 latch up的原理 我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。 我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）
理解了npn，那么pnp就好办，如图2。 图2清楚的表示了latch up的回路。左边是npn，右边是pnp， 图3是电路示意图。 大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。 那么电流怎么走呢？
Latch Up的起因,经过,结果 (转载 && 节选)
Latch Up的起因，经过，结果（转载&& 节选） 在CMOS制程里，这种情况就是由于npn或pnp结构形成的放大电路造成的。所以要了解latch up现象，就必然首先了解放大电路是如何构成的，而最根本的就归结到npn或pnp 晶体管是如何工作的。了解晶体管的工作原理是研究latch up的重点。而解决这一问题的关键又在于了解放大电路是如何构成的，这是两个方面，以下着重讨论。 一、晶体管的工作原理 半导体工艺中，由高纯度的本征半导体进行掺杂，从而形成不同的形态。如果掺杂5价原子因电子数大于空穴数即称为n型半导体，若掺杂3价原子因电子数小于空穴数即称为p型半导体。空穴和电子都能搬运电荷，因而称载流子。 将两种形态的半导体相邻结合到一起，由于彼此所含电子和空穴数浓度不同，因而相互扩散，由浓度高的向浓度低的地方移动，电子和空穴会在一定时间内相互结合而消失，以保持中性，这样形成一段没有载流子的空间，称为耗尽层。耗尽层存在电位差，有电场的存在，称之为内电场。在电场的作用下载流子发生定向移动，称之为漂移。扩散使电场增加，空间电荷范围加大，而漂移则在减弱空间电荷范围。这种将pn相邻结合到一起制成的晶体结构，称之为pn结。pn结在没有外力的情况下，处于热平衡状态，这种平衡状态是处于动态之中的，即扩散运动与漂移运行达成的平衡状态。 pn结的外加电压，如果p端的电位高于n端的电位，这样的外电电场削弱了内电场，有利于多数载流子的扩散，形成从p流向n的电流，称为正向偏置，反之，载流子则几乎不发生移动，称为反向偏置。反向电压大于某一值时，会有导致pn结击穿，称为齐纳击穿或隧道击穿。另一种情况，是pn结两侧的杂质浓度过小，在高的反向电压作用下，引起价键的断裂，从而使电流成倍增加，称为电子雪崩现象或雪崩击穿。pn结制作成元器件使用就是二极管。pn结，p区空穴向n区扩散，n区电子向p区扩散，在相遇处复合。p区空穴扩散后留下负离子，而n区电子扩散后留下正离子，形成由n指向p的内电场。正向偏置时，p 区不断提供复合留下的负离子，n区则复合留下的正离子，使得内电场范围缩小，扩散运动大于漂移运动，平衡状态发生破坏，因而有电流的产生。反向偏置，少数载流子的漂移处于优势，但因少数载流子浓度太低，引起的反向电流远小于正向电流。所以问题关键在于扩散与漂移运动是否平衡。 半导体三极管，存在两个pn结，了解半导体三极管的工作原理就是要了解这两个pn结的平衡状态，在发生什么变化。这是三极管的符号，B(base)代表基电极，C(collector)代表集电极，E(emitter)代表发射极。 晶体管的制作要求，从浓度大小来看，发射区最大，集电区最小。从尺寸看，集电区最大，基区最小。如果条件不能满足，晶体管将无法工作。 以下以基极接地(共基极)为例进行分析： 如上图所示，在E-B之间加正向偏置，在B-C之间加反向偏置。
LBP算子介绍
LBP算子介绍 LBP(Local Binary Pattern,局部二值模式)是一种用来描述图像局部纹理特征的算子；显然，它的作用是进行特征提取，而且，提取的特征是图像的纹理特征，并且，是局部的纹理特征； 原始的LBP算子定义为在3*3的窗口内，以窗口中心像素为阈值，将相邻的8个像素的灰度值与其进行比较，若周围像素值大于中心像素值，则该像素点的位置被标记为1，否则为0。这样，3*3领域内的8个点可产生8bit的无符号数，即得到该窗口的LBP值，并用这个值来反映该区域的纹理信息。如下图所示： 原始的LBP提出后，研究人员不断对其提出了各种改进和优化，从而得到了诸如半 径为R的圆形区域内含有P个采样点的LBP算子；LBP均匀模式；LBP旋转不变模式；LBP等价模式等等，具体请参考T. Ojala在IEEE TPAMI上2002年发表的那篇文章“Multiresolution Gray-Scale and Rotation Invariant Texture Classification with Local Binary Pat terns”。另外，LBP算子的中文参考文章，可以参考以下： （1）基于LBP的人脸识别研究，黄非非，重庆大学硕士毕业论文，2009年 （2）基于LBP的特征提取研究，王玲，北京交通大学硕士毕业论文，2009年 （3）基于局部二值模式的人脸识别方法研究，周凯，中南大学硕士毕业论文，2009年 显而易见的是，上述提取的LBP算子在每个像素点都可以得到一个LBP“编码”，那么，对一幅图像提取其原始的LBP算子之后，得到的原始LBP特征依然是“一幅图片”。不过，这里我们已经将物体从图片（图片可以理解为物体在原始测量空间得到的测量特征）转换为二次特征，也就是得到了我们通常说的“特征”。不过，这个所谓的“特征”并不能直接用于判别分析。因为，从上面的分析我们可以看出，这个“特征”跟位置信息是紧密相关的。直接对两幅图片提取这种“特征”，并进行判别分析的话，会因为“位置没有对准”而产生很大的误差。后来，研究人员发现，可以将一幅图片划分为若干的子区域，对每个子区域内的每个像素点都提取LBP特征，然后，在每个子区域内建立LBP特征的统计直方图。如此一来，每个子区域，就可以用一个统计直方图来进行描述；整个图片就由若干个统计直方图组成；例如：一幅100*100像素大小的图片，划分为10*10=100个子区域，每个子区域的大小为10*10像素；在每个子区域内的每个像素点，提取其LBP特征，然后，建立统
LATCHUP测试分析
LATCH UP测试 LATCH UP测试。但是，以前我没做过类似的工作，因为以前的公司的芯片LATCH UF W试 都是找宜硕这样的公司进行测试。LATCH UR M试主要分为VSUPPLY OVER VOLTAGE TEST I TEST o I test 又分为PIT( POSITIVE I TEST) 和NIT(NEGATIVE I TEST)。不过我们公司还增加了PVT(positive voltage test )和NVT( negative voltage test )。在JESD78D 规范(这个可以从JEDEC网站上下到)上提到latch up的测试流程。首先待测试的IC需要经过ATE测试，保证功能是正常的。然后首先进行I-TEST，如果I-TEST FAIL,那这颗芯片就没PASS如果通过了I-TEST，然后再进行OVER VOLTAGE TES如果此时IC FAIL，那么这颗芯片就没有通过LATCH UP TEST这些通过I-TEST和OVER VOLTAGE TES芯片还要再进行ATE测试来确认芯片的功能是否正常。但是好多公司最后的ATE测试都省了。VSUPPLY OVER VOLTAGE TE主要是对芯片的电源引脚进行过压测试，如果芯片有多个电源引脚，每个电源引脚都要进行测试。测试条件：一般是对电压引脚进行一个 1.5X MAX VSUPPLY勺TRIGGER S试，1)其他引脚接LOGIC HIGH, 2)其他引脚接LOGIC LO W这两种情况都要进行测试。 PIT测试是对除电源和地外的其他I/O引脚进行测试。电源接VCC 1)所有引脚接LOGIC HIGH,然后给待测试弓I脚来一个POSITIVE TRIGGER CURRENT PULS)所有弓I脚接LOGIC LOW然后给待测试弓I脚来一个POSITIVE TRIGGER CURRENT PULSE NIT 测试是对除电源和地外的其他I/O 引脚进行测试。电源接VCC，1)所有引脚接LOGIC HIGH,然后给待测试弓I脚来一个Negative TRIGGER CURRENT PULSE)所有弓I脚接LOGIC LOW然后给待测试弓I脚来一个Negative TRIGGER CURRENT PULSE LATCH UP失效判定标准： 如果INOM<=25mA经过LATCHJP测试之后，发现电流>INOM+1O则该芯片没有PASS.ATCH
迪卡龙测试设备介绍
Electric Vehicle Tester EVT Series Simulates Load Pro ? les Typical for Electric and Hybrid Electric Vehicles EVT Series either with SCR or IGBT Technology Current Range: up to 600 A Voltage Range: up to 800 V Power Range: up to 240 kW Energy Feedback while Discharging Full Sine Wave Energy Feedback with IGBT High Dynamic Regulation with IGBT Data Logger Systems via CAN Bus Optionally: External Control via CAN-Bus or Analog Input Controlled by BTS-600 PC Software
High Speed Data Acquisition and Control Additional Voltage, Temperature, Analog Inputs I/O for Auxiliary Devices, RS-232, CAN Interface Cabinets Options General Data Control Interface:BTS or MBT PC Software: BTS-600 Accuracy I/U for EVT THY: ±1% (20-100%) Set Value ± 0.2 % (1-20% ) Full Scale Accuracy I/U for EVT IGBT: I/U (10-100%) ± 0.25% Full Scale Resolution:± 15 Bit Input Power Supply:3-phase, 50/60 Hz Rise Time (10-90% Load): < 10 ms (IGBT) Model Designation Current [A]Voltage [V]DC Power [kW]Cabinet Size EVT 300-180 THY 0.3 - 30020 -18054 E 1 EVT 300-360 THY 0.3 -30040 - 360108 E 2 EVT 600-180 THY 0.6 - 60020 180108 E 2EVT 600-360 THY 0.6 - 60040 - 360216 E 2EVT 300-500 IGBT 0.3 - 3000 - 50080I 2EVT 400-500 IGBT 0.4 - 4000 - 500160I 4EVT 400-500 IGBT 0.4 - 4000 - 500240I 5EVT 600-500 IGBT 0.6 - 6000 - 500160I 4EVT 600-800 IGBT 0.6 - 600 0 - 800 240 I 5 Series Size Dimensions (H x W x D) [mm]EVT THY E 12200 x 1000 x 1000 (86.7’’ x 39.4” x 39.4”)EVT THY E 22200 x 1600 x 1000 (86.7’’ x 63” x 39.4”) EVT IGBT I 22200 x 1000 x 1000 (86.7’’ x 39.4” x 39.4”) EVT IGBT I 42200 x 2000 x 1000 (86.7” x 78.8” x 39.4”)EVT IGBT I 5 2200 x 3000 x 1000 (86.7” x 118.2” x 39.4”) Individual Technical Data Aachen, Germany +49 241 168 090 +49 241 166 465 info@digatron.de www.digatron.de Qingdao, China +86 532 8870 5292 +86 532 8870 5259 info@https://www.360docs.net/doc/492786076.html, https://www.360docs.net/doc/492786076.html,/cn Shelton, (CT), USA +1 203 446 8000 +1 203 446 8015 info@? https://www.360docs.net/doc/492786076.html, www.? https://www.360docs.net/doc/492786076.html, Other current and voltage ranges available on request.
latch_up分析
l a t c h_u p分析(总11页) -CAL-FENGHAI.-(YICAI)-Company One1 -CAL-本页仅作为文档封面，使用请直接删除
闩锁效应（latch up） 闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。 第一部分 latch up的原理 我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN 的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor 的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。 我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n 端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）
理解了npn，那么pnp就好办，如图2。 图2清楚的表示了latch up的回路。左边是npn，右边是pnp 图3是电路示意图。
Moravec算子特征提取
点特征提取编程实习报告 一．实习简介 本次实习利用VC++6.0编程实现了对8位BMP灰度图像的读取、显示，并用Moravec算子对图像进行点特征的提取。 二．程序设计 1.用MFC创建一个多文档程序框架，用来显示BMP图像： 2.为该程序框架添加菜单： 3.创建一个对话框输入参数： 4.最后提取结果可以显示在视图中：
三．程序框图及核心代码Array 分别定义四个函数计算四个方向的灰度差平方和：
提取特征点： 实验结果分析
1、下图中阈值为8000，窗口大小从上到下从左到右分别为9*9、7*7、5*5、3*3。可 以看出随着窗口的增大，提取到的特征点个数越来越少，但是精度提高，可以防止将噪声提取出来。 2、下图中窗口大小为9，阈值从左到右从上到下分别为20000、15000、10000、5000。 可以看出，随着阈值的增大，能投提取到的特征点越来越少，只有灰度变化十分剧烈的点才能被提取出来，如下图中左上角是阈值为20000时的提取结果，可以发现没有提取出任何特征点。。
实习总结 Moravec 算子是点特征提取算子中的经典算子之一，它具有计算量小, 不丢失灰度信息等优点。用该算子提取特征点时阈值的选取直接影响着提取结果。如本次实习过程中所用的图像是武汉地区的TM影像，这幅影像的灰度范围很小，所以阈值不宜取得过大，否则会丢失很多特征点，如：当阈值选为20000时，没有提取出任何特征点。为了验证对比度对特征点提取的影响，我用Photoshop对图像做了一个对比度的增强，之后用5*5的窗口和10000的阈值对其进行特征点的提取并与原图像的提取结果做了对比，发现增强了对比度的图像中提取出的特 征点确实比原图像中的特征点多，如下图：
测试
Human Body Model (人体模式) 一种ESD测试方法，其中ESD发生器由一个100pF电容及一个1.5kΩ的串联电阻组成。 machine model机器模型 charged device model充电器件模型 ESD/Latch up测试 Component ESD Test 人体模型(HBM-Human Body Model) A charged Person discharges to a device or discharges to the ground through a device The ESD Stress is developed with a 100pF capacitor discharging through a 1500Ω resistor to the device. --The use of 1500Ω resistor implies that the human body model approximates a current source. 机器模型(MM-Machine Model) A charged Machine discharges to a device or discharges to the ground through a device MM ESD Stress is developed with a 200pF capacitor discharging through a 0Ωresistor / 500nhenry inductor. --The absence of a resistor implies that the machine model approximates a voltage source. 器件充电模型(CDM - Charged Device Model) A Device (or Circuit) becomes charged and discharges to the ground
Monkey测试简介
Monkey测试简介 shell, monkey, system, Android, 文件系统Monkey, 示例, 简介 一、Monkey测试简介 Monkey测试是Android平台自动化测试的一种手段，通过Monkey程序模拟用户触摸屏幕、滑动Trackball、按键等操作来对设备上的程序进行压 力测试，检测程序多久的时间会发生异常。 二、Monkey程序介绍 1) Monkey程序由Android系统自带，使用Java语言写成，在Android文件系统中的存放路径是：/system/framework/monkey.jar； 2) Monkey.jar程序是由一个名为“monkey”的Shell脚本来启动执行，shell脚本在Android文件系统中的存放路径是：/system/bin/monkey； 这样就可以通过在CMD窗口中执行: adb shell monkey ｛+命令参数｝来进行Monkey测试了。 三、Monkey命令的简单帮助 要获取Monkey命令自带的简单帮助，在CMD中执行命令： adb shell monkey –help 四、Monkey命令参数介绍 1) 参数：-p 参数-p用于约束限制，用此参数指定一个或多个包（Package，即App）。指定 包之后，Monkey将只允许系统启动指定的APP。如果不指定包，Monkey将允许系统启动设备中的所有APP。 * 指定一个包：adb shell monkey -p com.htc.Weather 100 说明：com.htc.Weather为包名，100是事件计数（即让Monkey程序模拟100次随机用户事件）。 * 指定多个包：adb shell monkey -p com.htc.Weather –p com.htc.pdfreader -p com.htc.photo.widgets 100 * 不指定包：adb shell monkey 100 说明：Monkey随机启动APP并发送100个随机事件。 * 要查看设备中所有的包，在CMD窗口中执行以下命令： >adb shell #cd data/data #ls 2) 参数: -v 用于指定反馈信息级别（信息级别就是日志的详细程度），总共分3个级别，分别对应的参数如下表所示：
图像处理特征不变算子系列之DoG算子(五)
图像处理特征不变算子系列之DoG算子（五） 时间 2013-09-12 00:24:07 CSDN博客原 文https://www.360docs.net/doc/492786076.html,/kezunhai/article/details/11403733 图像处理特征不变算子系列之DoG算子（五） kezunhai@https://www.360docs.net/doc/492786076.html, https://www.360docs.net/doc/492786076.html,/kezunhai 在前面分别介绍了：图像处理特征不变算子系列之Moravec算子（一）、图像处理特征不变算子系列之Harris算子（二）、图像处理特征不变算子系列之SUSAN算子（三）和图像处理特征不变算子系列之FAST算子（四）。今天我们将介绍另外一个特征检测算子---DoG算子，DoG算子是 由 Lowe D.G. 提出的，对噪声、尺度、仿射变化和旋转等具有很强的鲁棒性，能够提供更丰富的局部特征信息，本文将对DoG算子进行详细地分析。 在开始介绍DoG之前，有必要对尺度空间有一定的了解。尺度空间最早是由Tony Lindeberg提出的，并不断的发展和完善。日常生活中，我们自觉或不自觉的在使用尺度的概念。举个我们个人自觉的经历，当我们读小学的时候，同学间互相询问来自哪个组；当我们读中学的时候，同学们互相询问自哪个村；当我们读高中的时候，同学们互相询问来自哪个镇；当读大学的时候，同学们互相询问来自哪个省？这里的组、村、镇、省就是我们不自觉使用的尺寸。还有一个例子，当我们打开google地图的时候，随着鼠标的滚动，地图会由五大洲逐渐定位到国家--》省---》市---》区---》街道办等，这也是尺度的表现。 1）尺度空间 在尺度空间中，尺度越大图像就越模糊，尺度空间中各尺度图像的模糊程度逐渐变大，能够模拟目标由远及近人对目标的感知过程。那为什么要讨论尺度空间呢？因为在用机器视觉系统分析未知场景时，机器并不知道图像中物体的尺度，只有通过对图像的多尺度描述，才能获得对物体感知的最佳尺度。如果在不同尺度上，对输入的图像都能检测到相同的关键点特征，那么在不同尺度下也可以实现关键点的匹配，从而实现关键点的尺度不变特性。尺度空间描述的就是图像在不同尺度下的描述，如果对尺度空间有兴趣，请参考Tony Lindeberg的论文：Scale-Space。 2）金字塔多分辨率 常常有人会将DoG与图像金字塔弄混，从而导致对SIFT算法第一步构造DoG不甚理解。这里首先介绍下金字塔多分辨率。金字塔是早起图像多尺度的表示形式，图像金字塔一般包括2个步骤，分别是使用低通滤波平滑图像；对图像进行降采样（也即图像缩小为原来的1/4，长宽高缩小为1/2），从而得到一系列尺寸缩小的图像。金字塔的构造如下所示：