同相加法器原理等效图
同相加法器原理等效图
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同相加法器原理等效图
同相加法器电路，是指一路以上输入信号进入同相输入端，输出结果为多路信号相加之和。如图中的a电路，当R1＝R2，R3=R4时，其输出电压=IN1+IN2，即构成加法器电路。若R3>R4，则构成加法放大器电路。
图同相加法器和原理等效图
图中的b部分给出3种信号输入情况下的3种输出结果示意电路。同运放的5种基本电路有所不同，该电路可等效为R1/R2；R3/R4两组电阻串联分压电路，其中R1/R2为信号输入回路；R3/R4为反馈回路，有“相互关联”的关系：前者为主，后者为从，后者分压是前者分压的影射。根据如图中的a电路放大模式，可用上图b电路中的(1)电路进行简化分析：
由放大器“虚短”特性可知，a、b点即两个串联支路分压点的电压值是相等的（这由此产生两组独立分压电路的关联性），当a点电压变化时，b点电压也随之相应变化（运放内部输出级电路自动调整的
结果），OUT输出端的结果自然满足R3/R4的分压特性——放大器自动调整使b点电压＝a点电压。因而，当IN1=IN2=1V时，R1/R2分压电路无输入电流流通条件，R1、R2分压回路因无电流流通，R1（或R2）两端无电压降，此时a、b点电压俱为1V，而OUT端则为2V（换言之，为了使b=1V，OUT端自动输出2V）。从控制闭环的角度来看，a点信号输入电压为目标值，电路控制的任务和目的，使输出级做出相应动作控制，即使b点反馈电压值等于a点电压。
上图b电路中的(2)电路：当IN1+IN2之和等于1V时，R1、R2分压点为0.5V，因R1、R2与R3、R4两分压支路的影射作用，此时a、b 点电压俱为0.5V，OUT端输出1V；上图b电路中的(3)电路：当IN1+IN2之和等于－2V时，自然OUT端也会自动输出-2V，电路忠实地将输入信号进行加运算后输出其相加之和。
加法器
八位二进制加法器 摘要： 加法运算是最重要最基本的运算，所有的其他基本算术运算，减、乘、除、模乘运算最终都能归结为加法运算。在不同的场合使用的加法器对其要求也不同，有的要求速度更快，有的要求面积更小。常见的加法器有串行进位加法器、74LS283超前进位加法器等，因此可以通过选取合适的器件设计一个加法器。 本次设计主要是如何实现8位二进制数的相加，即两个000到255之间的数相加，由于在实际中输入的往往是三位十进制数，因此，被加数和加数是两个三位十进制数，范围在000到255之间. 当输入十进制数的时候，8421BCD码编码器先开始工作，编码器先将十进制数转换成四位二进制数，输出的四位二进制数直接到达8421BCD码加法器的输入端，我们可以使用71LS185加法器构成的一位8421BCD码的加法器，8421BCD码是用4位二进制数表示1位十进制数，4位二进制数内部为二进制，8421BCD码之间是十进制，即逢十进一。而四位二进制加法器是按四位二进制数进行运算，即逢十六进一。二者进位关系不同。当四位二进制数加法器74LS283完成这个加法运算时，要用两片74LS283。第一片完成加法运算，第二片完成修正运算。8421BCD码加法器工作时，8421BCD码的加法运算为十进制运算，而当和数大于9时，8421BCD码就产生进位，而此时十六进制则不一定产生进位，因此需要对二进制和数进行
修正，即加上6（0110），让其产生一个进位。当和数小于等于9时，则不需要修正或者说加上0。因此我们可以通过三个8421BCD码加法器的相连组成一个三位串行进位并行加法器，这样通过低位向高位产生进位进行十进制的加法运算，最后通过连接数码管显示所得的结果。当输入二进制数的时候，两个串接的74LS283四位加法器进行加法运算，产生的八位二进制数通过集成芯片转换成三位十进制数，最后通过数码管显示。另外，本次设计不仅可以适用加数和被加数是000到255的数字，同时也适用于加数和被加数是000到999的任何一个数，这是本次设计的创新之处。 关键字： 串行进位加法器74LS283超前进位加法器7447七段数码显示译码器逢十进一数码管 设计要求： 1.八位二进制加数与被加数的输入 2.三位数码管显示 3.三位十进制加数与被加数的输入
加法器的基本原理实验报告
一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行
VHDL加法器和减法器的原理
加法器 3.2.1 加法器的原理 在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加，所用的电路称为全加器。 多位加法器的构成有两种方式：并行进位和串行进位。并行进位加法器设有进位产生逻辑，预算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着为数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大，因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。 本次设计采用的是并行加法器方式。 3.2.2 加法器要求实现的功能 实现两个二进制数字的相加运算。当到达时钟上升沿时，将两数输入，运算，输出结果。 3.2.3 加法器的VHDL语言实现 （以下以12位数加16位数生成16位数的加法器为例） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; ENTITY add121616 is PORT(clk : in STD_LOGIC; Din1 :in signed (11 downto 0); Din2 :in signed (15 downto 0); Dout:out signed (15 downto 0)); END add121616; ARCHITECTURE a of add121616 is SIGNAL s1: signed(15 downto 0); BEGIN s1<=(Din1(11)&Din1(11)&Din1(11)&Din1(11)&Din1); PROCESS(Din1,Din2,clk) BEGIN if clk'event and clk='1' then Dout<=s1+Din2; end if; end process; end a; 3.2.4 加法器的模块图
加法器电路设计 全加器
课设报告 课程名称集成电路设计方向综合课程设计实验项目加法器 实验仪器PC机、candence软件 系别______理学院_ 姓名______ 杨凯__ __ 实验日期____ __________ 成绩_______________________
目录 一、概述 (3) 1.1课题背景 (4) 1.2课题意义 (4) 二、设计流程 (5) 三、课设内容 (5) 四、实验原理 (5) 4.1加法器基本原理 (5) 4.1.1 半加器基本原理 (5) 4.1.2 全加器基本原理 (6) 4.2.镜像加法器 (8) 五、上机步骤： (10) 5.1.画电路图步骤 (10) 5.2画版图步骤 (11) 六、加法器电路图： (11) 6.1原理图： (12) 6.2全加器电路图结构 (12) 6.3自己画的电路图 (13) 6.4波形验证： (13) 6.5 TRAN（瞬态）分析 (14) 6.6波形输出参数 (14) 6.728管全加器网表 (16) 6.8仿真波形 (17) 6.9编译仿真波形结果分析 (17) 七、版图设计 (18) 7.1版图 (18) 版图（L AYOUT）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。版图设计流程： (18) 7.2版图设计规则 (19) 7.3修改前版图 (20) 7.4修改后版图 (21) 八、课设心得 (22)
加法器实验报告标准范本
编号：QC/RE-KA5914 加法器实验报告标准范本 The new situation in operation, especially the emergency, makes the information open and transparent by reporting the details, and then forms a closer cooperative relationship. （工作汇报示范文本） 编订：________________________ 审批：________________________ 工作单位：________________________
加法器实验报告标准范本 使用指南：本报告文件适合在为规范管理，让所有人员增强自身的执行力，避免自身发展与集体的工 作规划相违背，按固定模式形成日常报告进行上交最终实现及时更新进度，快速掌握所需了解情况的 效果。文件可用word任意修改，可根据自己的情况编辑。 篇一：加法器实验报告 实验__一__ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】
1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图 （2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围
加法器电路设计全加器
课设陈述 令狐采学 课程名称集成电路设计标的目的综合课程设计 实验项目加法器 实验仪器PC机、candence软件 系别______理学院 _ 姓名______ 杨凯 __ __ 实验日期____ __________ 成果_______________________ 目录 一、概述3 1.1课题布景5 1.2课题意义6 二、设计流程6 三、课设内容7 四、实验原理7 4.1加法器基来源根基理7 4.1.1 半加器基来源根基理8 4.1.2 全加器基来源根基理8 4.2.镜像加法器10
五、上机步调：10 5.1.画电路图步调10 5.2画版图步调11 六、加法器电路图：11 6.1原理图：11 6.2全加器电路图结构11 6.3自己画的电路图11 6.4波形验证：11 6.5 TRAN（瞬态）阐发12 6.6波形输出参数12 6.728管全加器网表12 6.8仿真波形12 6.9编译仿真波形结果阐发12 七、版图设计13 7.1版图13 版图（L AYOUT）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸年夜小、各层拓扑界说等有关器件的所有物理信息。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不合的工艺，有不合的设计规则。版图在设计的过程中要进行按期的检查，避免毛病的积累而招致难以修改。版图设计流程：13 7.2版图设计规则14
7.3修改前版图15 7.4修改后版图16 八、课设心得16 一、概述 集成电路是采取专门的设计技术和特殊的集成工艺技术，把构成半导体电路的晶体管、二极管、电阻、电容等基本单位器件，制作在一块半导体单晶片（例如硅或者砷化镓）或者陶瓷等绝缘基片上，并按电路要求完成元器件间的互连，再封装在一个外壳内，能完成特定的电路功能或者系统功能，所有的元器件及其间的连接状态、参数规范和特性状态、试验、使用、维护、贸易都是不成联系的统一体，这样而得的电路即是集成电路。 全加器作为基本的运算单位，在很多VLSI系统中都有很广泛的应用，是构建微处理器和DSP等运算电路的核心。随着信息技术的不竭成长，VLSI的集成度不竭提高，人们对运算电路速度、功耗提出了新的要求，以降低功耗提高速度为目标，许多解决计划不竭被提出。如果能将速度、功耗、面积这些性能改进，势必对集成电路整体性能有所提升。 本文基于国际SMIC 0.18μm 1P6M 数字工艺、1.8V电源电压，计了一种电路结构简单，延时小，功耗低，芯片面积小的全加器结构；该全加器单位共用11只晶体管，通过在关键路径上采取三管XNOR门实现高速进位链，并且用反相器弥补由于阈值电压损失造
加法器实验报告.doc
加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试
加法器、减法器
南京铁道职业技术学院 创新电子培训 项目：加法器 老师：袁秀红 姓名：高书杰 二〇一三年三月二十五日
目录 一、实验目的 (3) 二、实验设备 (3) 三、实验原理 (3) 1.加法电路 (3) (1) 反相加法电路 (3) (2) 同相加法电路 (5) 2.差分放大电路 (6) 四、实验过程 (7) 1.双电源反相加法器电路 (7) (1) 双电源反相加法器直流测试电路 (7) (2) 双电源反相加法器交流测试电路 (16) (3) 双电源反相加法器动态范围测试 (22) 2.单电源反相加法器电路 (29) 3.双电源同相加法器电路 (29) (1) 双电源同相加法器直流测试电路 (29) (2) 双电源同相加法器交流测试电路 (37) 4.单电源同相加法器电路 (42) 5.双电源差分放大器电路 (43) (1)双电源差分放大器直流测试电路 (43) (2)双电源差分放大器交流测试电路 (50) 6.单电源差分放大器电路 (56) 五、实验结果 (57) 六、实验心得 (57)
加 法 器 一、实验目的 1.掌握运算放大器线性电路的设计方法。 2.熟悉掌握Multisim 软件对运算放大器进行仿真的用法及仿真分析的方法。 3.能正确判断和分析电路在仿真中的故障并正确解决。 4.理解运算放大器的工作原理。 二、实验设备 表1 序号 设备、材料 数量 备注 1 计算机 1台 2 Multisim 软件 1套 三、实验原理 １.加法电路 （1）反相加法电路 反相加法器电路是根据“虚断”和“虚短”的概念，运用节点电流法推导而出。 由“虚断”可得 n i f i i i i i +++== 21； 再根据“虚短”可得 1 11R u i i = ，222R u i i = ，…，n in n R u i =； )( 2211n in i i f f f o R u R u R u R i R u +++-=-= 。
※ 加法器工作原理※
第十六讲 若干常用中规模组合逻辑电路-加法器
※ 加法器工作原理 ※
Lecture
《数字电子技术基础》
第十六讲 若干常用中规模组合逻辑电路-加法器
█ 加法器概述
两个二进制数之间的算术运算无论是加、减、乘、除， 目前在数字计算机中都是化为若干步加法运算和移位进行 的。因此，加法器是构成算术运算器的基本单元。 目前，常用加法器分类如下：
加 法 器
1位加法器
半加器 全加器
多位加法器
串行进位加法器 超前进位加法器
《数字电子技术基础》
第十六讲 若干常用中规模组合逻辑电路-加法器
█ 1位全加器 ◆ 半加器（Half-adder）
若不考虑有来自低位的进位将两个1位二进制数相加， 称为半加。实现半加运算的电路叫做半加器。 半加器的逻辑表达式：
表1 半加器的真值表 输入 A B 0 0 1 1 0 1 0 1 输出 S CO 0 1 1 0 0 0 0 1
? S = AB + AB = A ⊕ B ? ?CO = AB 半加器的逻辑电路及符号：
Σ
《数字电子技术基础》
第十六讲 若干常用中规模组合逻辑电路-加法器
◆ 全加器（Full-adder）
将两个多位二进制数相加时，除了最低位以外，每一位 都应考虑来自低位的进位，即将两个对应的加数和来自低位 的进位3个数相加。这种运算称为全加，所用电路称为全加器。
表2 全加器的真值表
输 入 CI A B 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
输 出 S CO 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1
? ?S = A? B? CI + AB? CI + AB? CI + AB? CI ? ? ?CO = A? B + B? CI + A? CI
?S = A⊕ B ⊕ CI 或? ?CO = AB+ CI( A + B)
《数字电子技术基础》
四位加法器的电路图
武汉大学教学实验报告 信息管理学院信息管理与信息系统专业2015年9月14 日 指导教师王先兵 实验名称 设计四位二进制加法器的详细电路图 姓名仝晶晶年级2013级学号2013302330031 成绩 一、预习部分 1．实验目的 2．实验基本原理 3．主要仪器设备（含必要的元器件、工具） 实验目的： 更透彻的了解加法器的工作原理及电路图。 实验内容： 查阅相关资料分析设计出四位二进制加法器的详细电路图。 实验要求： 结合四位二进制加法器74283的引脚图，仔细查阅资料，分析设计出四位二进制加法器的详细电路图。 二、实验操作部分 1. 实验数据、表格及数据处理 2. 实验操作过程（可用图表示） 3. 结论
一、半加器 两个一位二进制数相加，叫做半加，实现半加操作的电路，称为半加器。所谓“半加”，就是只考虑两个加数本身的求和，而没有考虑地位来的进位数。 半加器逻辑图及符号 二、全加器 全加器可用两个半加器和一个或门组成，如图所示。A i和B i在第一个半加器中相加，得出的和再跟C i-1在第二个半加器中相加，即得出全加和S i。两个半加器的进位数通过或门输出作为本位的进位数C i。 全加器逻辑图及符号
三、74238 74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。 四位超前进位加法器真值表： 进而可得各位进位信号的逻辑表达如下：（来自参考资料） 电路图如下（来自参考资料）
四、四位二进制串行进位加法器逻辑图
五、四位二进制串行进位加法器电路图如下
实验一-加法器的设计与实现
实验一-加法器的设计与实现
实验项目二：简单计算器设计与实现 基本要求： 1. 能够实现加减运算 2. 能够实现乘法运算 扩展要求： 1.能够实现除法运算 一、实验目的 利用原件例化语句完成一个8位加法器的 设计。 二、实验环境 Quartus II 开发系统 三、实验内容 1、掌握层次化设计的方法； 2、掌握一位全加器工作原理； 3、掌握用VHDL文本输入法设计电子线路的详细流程； 4、掌握元件例化语句用法； 5、熟悉软硬件设计验证方法。 四、实验过程 设计思想： 8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，用VHDL 设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。 实验步骤： 1、设计一个全加器 新建工程，建立源文件，输入VHDL设计文件，如下图所示：
完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示： 由图可知仿真结果正确。 2、元件例化 把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选项，单击Create Symbol File for Current File 选项，系统自动生成相应的元件标号。 重复新建文件的操作，选择Block Diagram/Schmatic File 选项，新建一个原理图文件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图中，如下图所示：
3、完成顶层图的设计 用生成的元件标号，完成顶层图的设计。这里有两种方法，一种是直接用原理图设计，根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择另一种方法，通过VHDL设计文件。 继续建立源文件，输入VHDL设计文件，如下图所示： 依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：
加法器实验报告
实验三加法器的设计与仿真 一、实验目的 熟悉Quartus Ⅱ仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证。 二、实验内容 1、熟悉Quartus Ⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计） 2、用逻辑图和VHDL语言设计全加器并进行仿真验证； 3、用设计好的全加器组成串行加法器并进行仿真验证； 4、用逻辑图设计4位先行进位全加器并进行仿真验证； 三、实验原理 1. 全加器 全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 用途：实现一位全加操作 逻辑图 真值表
利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。 2.四位串行加法器 逻辑图 利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。 3．74283：4位先行进位全加器（4-Bit Full Adder）
利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解， 按照如下的逻辑图实现进位全加器。 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请 自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是 低位级加法器向本级加法器的进位输入。 四、实验方法与步骤
实验一-加法器的设计与实现
实验项目二：简单计算器设计与实现基本要求： 1. 能够实现加减运算 2. 能够实现乘法运算 扩展要求： 1.能够实现除法运算 一、实验目的 利用原件例化语句完成一个8位加法器的设计。 二、实验环境 Quartus II 开发系统 三、实验内容 1、掌握层次化设计的方法； 2、掌握一位全加器工作原理； 3、掌握用VHDL文本输入法设计电子线路的详细流程； 4、掌握元件例化语句用法； 5、熟悉软硬件设计验证方法。 四、实验过程 设计思想： 8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。 实验步骤： 1、设计一个全加器 新建工程，建立源文件，输入VHDL设计文件，如下图所示：
完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示： 由图可知仿真结果正确。 2、元件例化 把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选项，单击Create Symbol File for Current File 选项，系统自动生成相应的元件标号。 重复新建文件的操作，选择Block Diagram/Schmatic File 选项，新建一个原理图文件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图中，如下图所示：
3、完成顶层图的设计 用生成的元件标号，完成顶层图的设计。这里有两种方法，一种是直接用原理图设计，根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择另一种方法，通过VHDL设计文件。 继续建立源文件，输入VHDL设计文件，如下图所示： 依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：