加法器、减法器

加法器、减法器
加法器、减法器

南京铁道职业技术学院

创新电子培训

项目:加法器

老师:袁秀红

姓名:高书杰

二〇一三年三月二十五日

目录

一、实验目的 (3)

二、实验设备 (3)

三、实验原理 (3)

1.加法电路 (3)

(1) 反相加法电路 (3)

(2) 同相加法电路 (5)

2.差分放大电路 (6)

四、实验过程 (7)

1.双电源反相加法器电路 (7)

(1) 双电源反相加法器直流测试电路 (7)

(2) 双电源反相加法器交流测试电路 (16)

(3) 双电源反相加法器动态范围测试 (22)

2.单电源反相加法器电路 (29)

3.双电源同相加法器电路 (29)

(1) 双电源同相加法器直流测试电路 (29)

(2) 双电源同相加法器交流测试电路 (37)

4.单电源同相加法器电路 (42)

5.双电源差分放大器电路 (43)

(1)双电源差分放大器直流测试电路 (43)

(2)双电源差分放大器交流测试电路 (50)

6.单电源差分放大器电路 (56)

五、实验结果 (57)

六、实验心得 (57)

加 法 器

一、实验目的

1.掌握运算放大器线性电路的设计方法。

2.熟悉掌握Multisim 软件对运算放大器进行仿真的用法及仿真分析的方法。

3.能正确判断和分析电路在仿真中的故障并正确解决。

4.理解运算放大器的工作原理。

二、实验设备

表1

序号 设备、材料 数量 备注 1 计算机

1台 2 Multisim 软件

1套

三、实验原理

1.加法电路

(1)反相加法电路

反相加法器电路是根据“虚断”和“虚短”的概念,运用节点电流法推导而出。 由“虚断”可得

n i f i i i i i +++== 21; 再根据“虚短”可得

1

11R u i i =

,222R u i i =

,…,n

in n R u i =; )(

2211n

in i i f f f o R u

R u R u R i R u +++-=-= 。

图1 反相加法运算电路

R为平衡电阻,阻值为输入端所有电阻的反相加法电路亦可以由叠加原理进行推导,

4

并联值。

(2)同相加法电路

同相放大器的推导与反相放大器类似,同样使用“虚断”和“虚短”的概念,可由叠加原理和节点电流法推导而出:

o f

U R R R

U ?+=

2;

)(212

12

21i i i U U R R R U U -?++

=

22

11

1212i i U R R R U R R R ?++?+=

令21U U =,解上式得)(

22

11

1212i i f

o U R R R U R R R R

R R U ?++?++=

当f R R R R ===21时,有21i i o U U U +=。

图2 同相加法运算电路

2.差分放大电路(减法电路)

差分放大电路是使用“虚断”和“虚短”的概念,由叠加法推导而出:

2

4

34

in U R R R U ?+=

+;

o

in U R R R U R R R U ?++?+=

-2

11

1212 ;

又因为-+=U U ,整理后得:

1

1

224341210in in U R R

U R R R R R R U ?-?+?+=

当31R R =,42R R =时有)(211

2

in in o U U R R U --

=。

图3 差分放大运算电路

四、实验过程

1.双电源反相加法器

(1)双电源反相加法器直流测试电路

在电脑中运行Multisim 软件并新建仿真文件,选用集成运算放大器LM358系列中的LM358AD ,选用E24系列的电阻,设定运算关系:)25(21i i O U U U +-=,输入阻抗

Ω≥Ω≥K R K R i i 5,521,电源为Ec 为5±V ,负载阻抗Ω=K R L 1.5,信号为V U V U i i 5.0,5.021±=±=的直流稳压电源。搭出双电源反相加法器电路原理图,并进行

仿真。

○1当V U V U i i 5.0,5.021+=+=时

图4 双电源反相加法器电路V U V U i i 5.0,5.021+=+=时原理图

接入仿真仪表中的万用表和示波器,并进行仿真。

图5 双电源反相加法器电路V U V U i i 5.0,5.021+=+=时仿真仪器接法及万用表读数

由于均为直流电压,所以并未使用示波器,数据不够精确,但从万用表的读数中依旧可以看出设定的运算关系初步确定能够实现,误差较小。

○2当V U V U i i 5.0,5.021-=+=时

图6 双电源反相加法器电路V U V U i i 5.0,5.021-=+=时原理图

接入仿真仪表中的万用表和示波器,并进行仿真。

图7 双电源反相加法器电路V U V U i i 5.0,5.021-=+=时仿真仪器接法及万用表读数

由于均为直流电压,所以并未使用示波器,数据不够精确,但从万用表的读数中依旧可以看出设定的运算关系再次确定能够实现,误差较小。

○3当V U V U i i 5.0,5.021+=-=时

图8 双电源反相加法器电路V U V U i i 5.0,5.021+=-=时原理图

接入仿真仪表中的万用表和示波器,并进行仿真。

图9 双电源反相加法器电路V U V U i i 5.0,5.021+=-=时仿真仪器接法及万用表读数

由于均为直流电压,所以并未使用示波器,数据不够精确,但从万用表的读数中依旧可以看出设定的运算关系基本确定能够实现,误差较小。

○4V U V U i i 5.0,5.021-=-=时

图10 双电源反相加法器电路V U V U i i 5.0,5.021-=-=时原理图

接入仿真仪表中的万用表和示波器,并进行仿真。

图11 双电源反相加法器电路V U V U i i 5.0,5.021-=-=时仿真仪器接法及万用表读数

由于均为直流电压,所以并未使用示波器,数据不够精确,但从万用表的读数中依旧可以看出设定的运算关系确定能够实现,误差较小。

(2)双电源反相加法器交流测试电路

在电脑中运行Multisim 软件并新建仿真文件,选用集成运算放大器LM358系列中的LM358AD ,选用E24系列的电阻,设定运算关系:)25(21i i O U U U +-=,输入阻抗

Ω≥Ω≥K R K R i i 5,521,电源为Ec 为5±V ,负载阻抗Ω=K R L 1.5,信号

的正弦波有效值为频率的稳压直流源为V K H z U V U i i 1.0,1,5.021±。搭出双电源反相加法器电路原理图。

1当V KHz U V U i i 1.0,1,5.021有效值为频率+=的正弦波时

图12 V U i 5.01+=,2i U 为频率KHz 1,有效值V 1.0的正弦波时的原理图

接入仿真仪表中的万用表和示波器,并进行仿真。

图13 V U i 5.01+=,2i U 为频率KHz 1,有效值V 1.0的正弦波时

仿真仪器接法及万用表读数

图14 V U i 5.01+=,2i U 为频率K H z 1,有效值V 1.0的正弦波时的仿真示波器读数 仿真结果表明电路运行正常,设定的运算关系能够实现,波形输出正常放大没有失真。且误差较小。

○2当V KHz U V U i i 1.0,1,5.021有效值为频率-=的正弦波时

图15 V U i 5.01-=,2i U 为频率KHz 1,有效值V 1.0的正弦波时的原理图

接入仿真仪表中的万用表和示波器,并进行仿真。

图16 V U i 5.01-=,2i U 为频率KHz 1,有效值V 1.0的正弦波时

仿真仪器接法及万用表读数

实验二加减法器

计算机组成原理实验报告 一、实验目的及要求 本次实验要求掌握加法器、减法器的设计与实现。 可以利用原理图设计并实现 1 位、8 位和32 位加法器,以及32 位加减器。设计1 位加法器,将加法器中加入减法功能,可以利用SUB(减)的控制信号; 二、实验设备(环境)及要求 1. Windows 2000 或Windows XP 2. QuartusII9.1 sp2、DE2-115 计算机组成原理教学实验系统一台。 三、实验内容与步骤 (1)两个二进制数字A,B 和一个进位输入C0相加,产生一个和输出S,以及一个进位输出C1,这种运算电路成为全加器(1 位加法器)。1 位全加器有两个输出S 和C1,其中S 为加法器的和,C1 为进位位输出。下表中列出一位全加器进行加法运算的输入输出真值表: 表2-1 加法器的真值表 根据以上真值表,可以得到 1 位加法器的输入与输出逻辑关系。 根据上面的逻辑关系式可以建立如下图的 1 位加法器的原理图

接着进行功能仿真: 开始功能仿真,在【Processing】菜单下,选择【Start Simulation】启动仿真工具。实验结果: 在5-10ns 时,A=1,B=0,C0=0,则C1=0,S=1; 在15-20ns 时,A=1,B=1,C0=0,则C1=1,S=0; 在30-35ns 时,A=0,B=1,C0=1,则C1=1,S=0; 在35-40ns 时,A=1,B=1,C0=1,则C1=1,S=1; (2)8 位加法器的原理图设计 实验原理8 位加法器用于对两个8 位二进制数进行加法运算,并产生进位。8 位加法器真值表如下所示:

实验六:加法器的使用

实验六:加法器的使用 1.实验目的 1) 熟悉加法器的工作原理与逻辑功能; 2) 掌握加法器的使用。 2.理论准备 1)二进制并行加法器是一种能并行产生两个二进制数算术和的逻辑部件,按其进位方式的不同可分为串行进位和超前进位二进制并行加法器; 2)串行进位二进制并行加法器是由全加器级联而成的。其特点是:被加数和加数的各位能同时并行到达各位的输入端,而各位全加器的进位输入则是按照由低位向高位逐级串行传递的,各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关,所以,最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然,这种加法器运算速度较慢,而且位数越多,速度就越低; 3)为了提高加法器的运算速度,必须设法减小或去除由于进位信号逐级传送所花的时间,使各位的进位直接由加数和被加数来决定,而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。超前进位4位二进制并行加法器有74283。 3.实验内容 用4位并行加法器(74283)设计一个可以做加法和减法的电路。当控制信号M=0时,将两个无符号的4位二进制数相加,当M=1时它将两个无符号数相减。 4.设计过程 1)输入:a[4..1]为被加数(或被减数,b[4..1]为加数(或减数),a[4..1]和b[4..1]为4位二进制数,控制信号M,当M=0时,电路实现加法运算,即执行a[4..1]+b[4..1],当M=1时,电路实现减法运算,即执行a[4..1]-b[4..1]。减法采用补码运算。 2)用一个4位二进制并行加法器(74283)和4个异或门实现上述逻辑功能。将4位二进制a[4..1]直接加到并行加法器的A4、A3、A2和A1输入端,4位二进制b[4..1]通过异或门加到并行加法器的B4、B3、B2和B1输入端,并将功能变量M作为异或门的另一个输入且同时加到并行加法器的CIN进位输入端。 3)当M=0时,CIN=0,b[4..1]⊕M= b[4..1]⊕0= b[4..1],加法器实现a[4..1]+b[4..1];当M=1时,CIN=1,b[4..1]⊕M= b[4..1]⊕1 = b[4..1]’,加法器实现a[4..1]+b[4..1]’+1,即a[4..1]-b[4..1]。 4)根据真值表和逻辑函数画逻辑图。根据上式可以画出如图一所示的逻辑图。

加法器与减法器

电子设计自动化 大作业 题目加法器与减法器 学院泉城学院 班级电气09Q2班 姓名李文建 学号 20093005034 二O一一年十一月六日

加法器和减法器 一、设计要求: (1)构造一个四位二进制加法器和一个四位二进制减法器,完成各自的功能仿真。(2)利用四个按键输入四位加数(或减数)和被加数(或被减数)。 (3)用七段数码管显示四位和(或差),用一只发光二极管指示进位(或借位)信号。(4)利用个开关控制,确定是四位二进制加法器还是一个四位二进制减法器。 二、总体设计: 1、总体结构图

2、各模块功能 (1)第一个4-16译码器实现输入四位加数(或减数)和被加数(或被减数)。 (2)开关模块:控制B0、B1、B2、B3,当M=0时,执行A+B,当M=1时,执行A-B。 (3)加法(减法)器模块: 加法器:采用全加器的串行进位,本四位二进制加法器由四个一位二进制加法器组成,输入A i、B i、C i,输出S i、C i+1。 减法器:与加法器的区别仅仅在于最后的和数为两数相减。 (4)LED灯: 加法器:灯亮表示有进位,灯灭表示无进位。 减法器:灯亮表示有借位,灯灭表示无进位。 (5)第二个4-16译码器:输入为四为加法器的和S0、S1、S2、S3,输出为Y0—Y6分别控制七段数码管的a1、b1、c1、d1、e1、f1、g1,输出Y9—Y15分别控制第二个七段数码管的a2、b2、c2、d2、e2、f2、g2。 (6)数码管:显示输出结果。 三、单元模块设计 1、第一个4—16译码器 (1)模块功能 通过四个按键输入四位二进制数,由译码器得到四位加数(或减数)和被加数(或被减数)的所有组合,从而实现加法器(或减法器)的输入。 (2)端口定义

数电实验报告1.2-一位减法器、一位加法器

<熟悉QuartusII和Verilog HDL数字逻辑电路设计基础环境> 实验报告 学生姓名:李旭文超周 班级学号:11自动化1138033 1138019 指导老师:潘秀琴

<实验报告内容> 一、实验名称:学习QurtusII基本功能和使用方法,完成一位减法器、一位 加法器的原理图输入和文本输入、编译校验及功能仿真。 二、实验学时:4学时 三、实验目的:熟悉Quartus II基本功能和使用方法,掌握原理图输入、文本输入的步骤。 四、实验内容:完成一位加法器、一位减法器的设计输入并进行仿真输出。 五、实验原理:数字逻辑电路中各种门电路的功能和使用方法 六、实验步骤: 1.了解quartusII的基本功能使用; 2.设计输入:首先设计出逻辑电路,然后将所设计的数字逻辑电路以某种方式输入到计算机中,QuartusII有原理图输入和文本(代码)输入两种输入模式。3.设计编译校验:编译连接好的输入图形。 七、实验结果: 1.加法器:A.半加器 原理图: 文本:

波形图: B.一位全加器全加器: 原理图: 文本输入:

波形图: 2.减法器:原理图: 文本输入:

波形图: 八、心得体会:这是使用这个软件的第二次实验对于软件的使用已经比较熟练能够很快连接好电路进行试验 九、附录:<程序代码> 1.加法器: A.半加器 module adder(a,b,s,co); input a,b; output s,co; and X1(a,b); xor Y1(a,b); endmodule B.一位全加器 module onebit_fulladd(a,b,ci,sum,cout); input a,b,ci; output sum,cout; wire sum_temp,c_1,c_2,c_3; xor xor1(sum_temp,a,b);

VHDL加法器和减法器的原理

加法器 3.2.1 加法器的原理 在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位3个数相加。这种运算称为全加,所用的电路称为全加器。 多位加法器的构成有两种方式:并行进位和串行进位。并行进位加法器设有进位产生逻辑,预算速度较快;串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着为数的增加,相同位数的并行加法器与串行加法器的资源占用差距也越来越大,因此,在工程中使用加法器时,要在速度和容量之间寻找平衡点。 本次设计采用的是并行加法器方式。 3.2.2 加法器要求实现的功能 实现两个二进制数字的相加运算。当到达时钟上升沿时,将两数输入,运算,输出结果。 3.2.3 加法器的VHDL语言实现 (以下以12位数加16位数生成16位数的加法器为例) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; ENTITY add121616 is PORT(clk : in STD_LOGIC; Din1 :in signed (11 downto 0); Din2 :in signed (15 downto 0); Dout:out signed (15 downto 0)); END add121616; ARCHITECTURE a of add121616 is SIGNAL s1: signed(15 downto 0); BEGIN s1<=(Din1(11)&Din1(11)&Din1(11)&Din1(11)&Din1); PROCESS(Din1,Din2,clk) BEGIN if clk'event and clk='1' then Dout<=s1+Din2; end if; end process; end a; 3.2.4 加法器的模块图

8位加法器和减法器设计实习报告

综合电子系统实习报告 设计题目:8位加法器和减法器的设计

一、实习目的:综合电子系统实习是电子信息类专业学生了解电子系统设计实现过程,培养实践动手能力的实践性教学环节,是电子信息工程等理工科专业学生一门必修的实践性课程。通过学习和实践,可以让学生进一步接触电子元器件,电子材料及电子产品的生产实际,了解电子工艺的一般知识和掌握基本电路板的制作,元件的焊接,产品的组装等技能,了解电子工艺生产线的流程和基本管理知识,使学生通过设计一个课题,巩固和加深在“模拟电子技术基础”和“数字电子技术基础”等课程中所学到的理论知识和实验技能,掌握常用电子电路中的一般分析和设计方法,熟悉protel和其他开发软件的使用方法,提高电子电路的分析、设计和实验能力,为以后从事生产和科研工作打下一定的基础,为今后专业实验,毕业设计准备必要的工艺知识和操作技能。同时培养学生严谨的工作作风,养成良好的工作习惯,它是基本技能和工艺知识的入门向导,又是创新实践和创新精神的启蒙。综合电子系统实习对训练我们基本操作技能,提高我们实际动手能力是难得的一次好机会。 二、实习基本内容和要求: (1)掌握常用电子元器件的种类,性能,选用原则及质量辨别; (2)掌握电子产品装配及材料; (3)学会印制电路板的制作,掌握锡焊原理及手工焊接工艺技术; (4)学会器件的装配,焊接,调试; (5)学会使用常用电子测试仪器设备,初步具有借助说明书或资料掌握常用工具,仪器的使用能力; (6)掌握常用电子电路的设计方法,学会系统实物制作和调试。 三、实习工具: (1)电烙铁:由于焊接的元件多,所以使用的是外热式电烙铁,功率为30w,烙铁头是铜制。 (2)螺丝刀、钻孔机、斜口钳、尖嘴钳等必备工具。 (3)焊锡,由于锡它的熔点低,焊接时,焊锡能迅速散步在金属表面焊接牢固,焊点光亮美观。 (4)数字万用表,5V直流稳压电源。 要求:1、利用逻辑门电路设计8位加法器和减法器,实现两个8位二进制数的加法运算和减法运算; 2、具有进位信号输入和输出能力; 3、通过功能选择控制信号F选择运算功能,F=0,加法运算,F=1, 进行减法运算; 4、用发光二极管显示两个输入数据和运算结构。 1、设计原理:

加法器、减法器的设计 VHDL

实验报告 课程名称电子设计自动化实验(基于FPGA)实验项目加法器、减法器的设计 实验仪器计算机+ Quartus Ⅱ9.1 系别信息与通信工程学院 专业通信工程 班级/学号 学生姓名 实验日期2012、5 成绩_______________________ 指导教师_______________________

加法器、减法器的设计 完成一个8位二进制带符号数的加减电路设计。设计要求如下:通过拨码开关输入两组8位二进制数,最高位为符号位,0表示正数,1表示负数,其余位表示二进制数值。用一按键对加、减方式进行控制,0表示加,1表示减。输出用四位LED数码管显示BCD码。其中LED显示器最高位为符号位。 VHDL代码 LIBRARY IEEE; USE IEEE.std_logic_1164.all; USE IEEE.std_logic_arith.all; USE IEEE.std_logic_unsigned.all; ENTITY add IS PORT(a:in std_logic_vector(7 downto 0); b:in std_logic_vector(7 downto 0); ctrl:in std_logic; bcd:out std_logic_vector(15 downto 0)); END ENTITY; ARCHITECTURE func OF add IS SIGNAL x:std_logic_vector(9 downto 0); SIGNAL y:std_logic_vector(9 downto 0); SIGNAL z:std_logic_vector(9 downto 0); SIGNAL c:std_logic_vector(8 downto 0); SIGNAL dec:integer; BEGIN yunsuan:BLOCK --运算模块 BEGIN PROCESS(a) BEGIN

加法器、减法器

南京铁道职业技术学院 创新电子培训 项目:加法器 老师:袁秀红 姓名:高书杰 二〇一三年三月二十五日

目录 一、实验目的 (3) 二、实验设备 (3) 三、实验原理 (3) 1.加法电路 (3) (1) 反相加法电路 (3) (2) 同相加法电路 (5) 2.差分放大电路 (6) 四、实验过程 (7) 1.双电源反相加法器电路 (7) (1) 双电源反相加法器直流测试电路 (7) (2) 双电源反相加法器交流测试电路 (16) (3) 双电源反相加法器动态范围测试 (22) 2.单电源反相加法器电路 (29) 3.双电源同相加法器电路 (29) (1) 双电源同相加法器直流测试电路 (29) (2) 双电源同相加法器交流测试电路 (37) 4.单电源同相加法器电路 (42) 5.双电源差分放大器电路 (43) (1)双电源差分放大器直流测试电路 (43) (2)双电源差分放大器交流测试电路 (50) 6.单电源差分放大器电路 (56) 五、实验结果 (57) 六、实验心得 (57)

加 法 器 一、实验目的 1.掌握运算放大器线性电路的设计方法。 2.熟悉掌握Multisim 软件对运算放大器进行仿真的用法及仿真分析的方法。 3.能正确判断和分析电路在仿真中的故障并正确解决。 4.理解运算放大器的工作原理。 二、实验设备 表1 序号 设备、材料 数量 备注 1 计算机 1台 2 Multisim 软件 1套 三、实验原理 1.加法电路 (1)反相加法电路 反相加法器电路是根据“虚断”和“虚短”的概念,运用节点电流法推导而出。 由“虚断”可得 n i f i i i i i +++== 21; 再根据“虚短”可得 1 11R u i i = ,222R u i i = ,…,n in n R u i =; )( 2211n in i i f f f o R u R u R u R i R u +++-=-= 。

加法器实验报告

加法器实验报告 篇一:加法器实验报告 实验 __一__ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 (1)写出1位全加器的真值表 (2)根据真值表写出表达式并化简 (3)画出逻辑电路 (4)用quartusII进行功能仿真,检验逻辑电路是否正确,将仿真波形截图并粘贴于此 (5)如果电路设计正确,将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 (1)用1位全加器扩展为4位的全加器,画出电路图 (2)分别用两个4位补码的正数和负数验证加法器的正确性(注意这两 个数之和必须在4位补码的数的范围内,这两个数包括符号在内共4位),用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 (1)在4位加法器的基础上,对电路进行修改,使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路

(2)分别用两个4位补码的正数和负数验证该电路的正确性(注意两个 数之和必须在4位补码的数的范围内),用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二:加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用,能够熟练运用Vrilog HDL 语言在Quartus II下进行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计:要求用VHDL结构描述的方法设计一个半加器 3、进行编译,修改错误。 4、建立一个波形文件。(根据真值表) 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程 NEW PROJECT 3、设定项目保存路径\项目名称\顶层实体名称 4、建立新文件 Blok Diagram/Schematic File 5、保存文件FILE /SAVE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标

加减法器的设计

本文运用数字电路知识来设计加减法器,在PROTEUS中仿真出电路原理图,通过控制开关的闭合来模拟数据的输入以及控制控制开关来选择加法器或者减法器。通过数码管的显示可以看到所输入的数据以及输入数据的运算结果。通过加减法器的课程设计,可以从中学习和巩固数字电路的相关知识。比如,减法器电路的设计,全加器芯片以及各种逻辑门器件的使用等等。 关键字:加减法器;数码管;逻辑门;全加器;PROTEUS。

1概述 (1) 2方案设计 (2) 2.1设计要求 (2) 2.2方案设计 (2) 2.3设计原理 (3) 3电路设计 (4) 3.1置数电路的设计 (4) 3.2加减法器电路的设计 (5) 3.3数码管显示电路的设计 (5) 3.4完整电路图的设计 (6) 4仿真与调试 (7) 4.1系统仿真步骤 (7) 4.2系统仿真结果分析 (7) 5总结 (10) 参考文献 (11) 致谢 (12)

第1章概述 目前,随着社会经济的发展,运算是人们生活中必不可少的,因此设计性能可靠的计算器是很有必要的。信息技术代表着当今先进生产力的发展方向,信息技术的广泛应用使信息的重要生产要素战略资源的作用得以发挥,使人们能更高效地进行资源优化配置,从而推动传统产业不断升级,提高社会劳动生产率和社会运行效率。 21世纪初,人类将全面迈向一个信息时代,信息技术革命是经济全球化的重要推动力量和桥梁,是促进全球经济和社会发展的主导力最,以信息技术为中心的新技术革命将成为世界经济发展史上的新亮点。信息技术将使人类能够进一步把潜藏在物质运动中的巨大信息资源挖掘出来,把世界变成一个没有边界的信息空间,以微处理机进入亿万办公室和家庭、超级计算机问世、卫星通信与光导通信的发展,特别是网络化的迅速发展为标志的,信息技术革命不仅以最为便捷的方式沟通了各国、各地区、各企业、各团体以及个人之间的联系,而且在一定程度上打破了种种地域乃至国家的限制,把核个世界空前地联系在一起,推动了全球化的迅速发展。 当今的世界是信息时代,而运算能力的强弱关系到自身获取信息的速度。这点对于人们很重要,它不仅对于个人,对于国家的安全和发展和国家的安全也是极其重要的。一个国家的综合实力的强弱可以从多个方面看出来,其中就包括对信息处理的能力,所以,研究高性能的计算机是每个国家都十分重视的一件事情。 我国以建设创新型国家为目标,把掌握装备制造业和信息产业核心技术的自主知识产权作为提高国家竞争力的突破口。虽然我国信息技术的总体水平与国际先进水平仍有不少差距,但近年来我国在一些有较大影响的关键信息技术领域有了可喜的突破。因此,作为天之骄子的我们很有必要学好信息技术,努力成为国家所需要的人才,为国家的繁荣富强作出自己的贡献,为中华民族的伟大复兴尽一份自己的力量。

加法器 减法器

实验二组合逻辑电路实验—加法器 实验目的: 1. 掌握加法器相关电路的设计和测试方法 2. 掌握常见加法器集成芯片使用方法 实验原理: 在组合逻辑电路中任意时刻的输出只取决于该时刻的输入,与电路原来的状态无关。 常见加法器芯片:加减法电路 常见芯片74LS183,74LS283等 实验内容: 一、实现两个BCD码的加法运算 要求:利用74LS283加法器来完成。 思考:当两数之和小于或等于9时,相加结果和二进制数相加没有区别,如果大于9时,要如何处理进位。 下表为两个8421的二——十进制数相加应得到的二——十进制形式的结果: 由表可见,将两个二——十进制数用二进制加法器相加,则相加结果小于等于9 (1001)时,得到的和就是所求的二——十进制和。而当相加结果

大于等于10(1010)后,必须将这个结果在另一个二进制加法器加6(0110) 修正,才能得到二——十进制的和及相加的进位输出。所以,产生进位输出CO2 的条件为 产生CO2的同时,应该在上加上6(0110),得到的 和CO2就是修正后的结果,电路图如下: 在信号发生器中输入数据如下: 则结果为:

图中 由下往上读数,即为结果的二进制形式,26为进位端,即十位。 二、实现两个四位二进制的减法 要求:利用74LS283加法器来完成。 思考:如何将加法器转换为减法功能。二进制的减法如何实现。 在算术运算中,减法可以看做加上这个数的负数来表示,在数字电路中,可以将减去一个数表示成加上这个数的反码。故在设计电路时,可将减数取反,所以电路图为:

在信号发生器中输入数据如下: 则结果为:

加、减法器

实验八加、减法器 —数字逻辑电路加法器 一、实验目的 1.了解二进制加法,加法计数器的工作过程。 2.学会计数器的调整及测试。 二、实验仪器及器件 稳压电源一台 实验板一块 数字万用表一块 集成块74LS74 74LS112 74LS76 74LS93 三、实验内容及说明 该电路是二进制并行加法器,是一种能并行产生两个二进制数算术和的组合逻辑部件. 采用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。 根据余3码的特点,两个余3码表示的十进制数相加时,需要对相加结果进行修正。修正法则是:若相加结果无进位产生,则"和"需要减3;若相加结果有进位产生,则"和"需要加3。据此,可用两片4位二进制并行加法器和一个反相器实现给定功能,逻辑电路图如图7.6所示。其中,片Ⅰ用来对两个1位十进制数的余3码进行相加,片Ⅱ用来对相加结果进行修正。修正控制函数为片Ⅰ的进位输出FC4,当FC4=0时,将片Ⅰ的"和"输出送至片Ⅱ,并将其加上二进制数1101(即采用补码实现运算结果减二进制数0011);当FC4=1时,将片Ⅰ的"和"输出送至片Ⅱ,并将其加上二进制数0011,片Ⅱ的"和"输出即为两余3码相加的"和"数。

图7.6 逻辑电路图 四位二进制并行加法器T693构成思想如下: 第i位全加器的进位输出函数表达式为 Ci = A i B i +(A i +B i )C i-1 令 A i +B i →P i (进位传递函数) A i B i →G i (进位产生函数) 则有 C i =P i C i-1 +G i 于是,当i=1、2、3、4时,可得到4位并行加法器各位的进位输出函数表达式为 C 1=P 1 C +G 1 C 2=P 2 C 1 +G 2 =P 2 P 1 C +P 2 G 1 +G 2 C 3=P 3 C 2 +G 3 =P 3 P 2 P 1 C +P 3 P 2 G 1 +P 3 G 2 +G 3 C 4=P 4 C 3 +G 4 =P 4 P 3 P 2 P 1 C +P 4 P 3 P 2 G 1 +P 4 P 3 G 2 +P 4 G 3 +G 4 由于C 1~C 4 是Pi、Gi和C 的函数,而Pi、Gi又是 Ai、Bi的函数,所以, 在输入Ai、Bi和C 0之后,可以同时产生C 1 ~C 4 。通常将根据Pi、Gi和C0形成

第五讲 基本的二进制加法减法器

第五讲.基本的二进制加法/减法器 本讲内容: 1.一位全加器的设计与实现 2.N位行波进位加法/减法器 3.十进制加法器的实现 1. 一位全加器的设计与实现 设加法器的输入端为x i和y i,进位输入端为c i,结果输出端为z i,进位输出端为c i+1,则一位加法器的真值表如下表所示。20 输入输出 x0 y0 c i c i+1 z i 0 0 0 0 0 0 0 1 0 1 1 0 0 0 1 1 0 1 1 0 0 1 0 0 1 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 第i位加减法电路的输入输出关系可表示为

同一套加法器电路,可以完成[x+y]补和[x-y]补的运算,实现过程中的差别仅表现在加法时y用其原值,而减法时对y求一次补。求补的操作就是在按位求反的基础上最低位再加上1,结果得到[-y]补。求补操作可以通过在输入端增加一个反相输入实现,加1操作可通过在最低位上设置进位输入信号为1来实现。这样改进的加法器电路ALU如下图所示。 在上图所示的具有加减法功能的电路中增加了一个信号M,用于控制加减法运算。 当M=0时得到上述相同的全加器公式: 当M=1时得到求差公式:

2、N位行波进位加法/减法器 n个1位的全加器(FA)可级联成一个n位的行波进位加减器。M为方式控制输入线,当M=0时,作加法(A+B)运算;当M=1时,作减法(A-B)运算,在后一种情况下,A-B运算转化成[A]补+[-B]补运算,求补过程由B+1来实现。因此,图中最右边的全加器的起始进位输入端被连接到功能方式线M上,作减法时M=1,相当于在加法器的最低位上加1。另外,图中左边还表示出单符号位法的溢出检测逻辑;当Cn=Cn-1时,运算无溢出;而当Cn≠Cn-1时,运算有溢出,经异或门产生溢出信号。 对一位全加器(FA)来说,Si的时间延迟为6T(每级异或门延迟3T),Ci+1的时间延迟为5T,其中T被定义为相应于单级逻辑电路的单位门延迟。T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。 现在我们计算一个n位的行波进位加法器的时间延迟。假如采用图2.2(a)所示的一位全加器并考虑溢出检测,那么n位行波进位加法器的延迟时间ta为 ta=n·2T+9T=(2n+9)T (2.22) 9T为最低位上的两极“异或”门再加上溢出“异或”门的总时间,2T为每级进位链的延迟时间。当不考虑溢出检测时,有 ta=(n-1)·2T+9T (2.23) ta意味着加法器的输入端输入加数和被加数后,在最坏情况下加法器输出端得到稳定的求和输出所需的最长时间。显然这个时间越小越好。注意,加数、被加数、进位与和数都是用电平来表示的,因此,所谓稳定的求和输出,就是指稳定的电平输出

加法器减法器

加法器和减法器 加法器

加法器是为了实现加法的。 即是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进

位为输出则为全加器。常用作计算机算术逻辑部件,执行逻辑操作、移位与指令调用。 对于1位的二进制加法,相关的有五个的量:1,被加数A,2,被加数B,3,前一位的进位CIN,4,此位二数相加的和S,5,此位二数相加产生的进位COUT。前三个量为输入量,后两个量为输出量,五个量均为1位。 对于32位的二进制加法,相关的也有五个量:1,被加数A(32位),2,被加数B(32位),3,前一位的进位CIN(1位),4,此位二数相加的和S(32位),5,此位二数相加产生的进位COUT(1位)。 要实现32位的二进制加法,一种自然的想法就是将1位的二进制加法重复32次(即逐位进位加法器)。这样做无疑是可行且易行的,但由于每一位的CIN都是由前一位的COUT提供的,所以第2位必须在第1位计算出结果后,才能开始计算;第3位必须在第2位计算出结果后,才能开始计算,等等。而最后的第32位必须在前31位全部计算出结果后,才能开始计算。这样的方法,使得实现32位的二进制加法所需的时间是实现1位的二进制加法的时间的32倍。 基本方法

可以看出,上法是将32位的加法1位1位串行进行的,要缩短进行的时间,就应设法使上叙进行过程并行化。 类型 以单位元的加法器来说,有两种基本的类型:半加器和全加器。 半加器有两个输入和两个输出,输入可以标识为 A、B 或 X、Y,输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S,经 AND 运算后即为 C。 全加器引入了进制值的输入,以计算较大的数。为区分全加器的两个

课程设计--四位二进制加减法器

组合逻辑电路课程设计 之四位二进制加减法器 摘要: 加法器即是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进位为输出则为全加器。对于4位的二进制加法,相关的有五个的量:1,被加数A ,2,被加数B ,3,前一位的进位CIN ,4,此位二数相加的和S ,5,此位二数相加产生的进位COUT 。前三个量为输入量,后两个量为输出量,五个量均为4位. 本文采用4位二进制并行加法器原理,选择74LS283,74LS283是4位二进制先行进位加法器,它只用了几级逻辑来形成,并连接几个异或门,由其构成4位二进制加法器/减法器,并用Verilog HDL 进行仿真。 关键字: 全加器,异或门,74LS283, verilog,加法/减法功能. 总的电路设计 一.硬件电路的设计 本电路74LS283为核心元件,其逻辑符号为 U1 74LS283D SUM_410SUM_313SUM_1 4 SUM_21C4 9 B411A412B315A314B22A23B16A15C0 7 全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式. CIN Y CIN X Y X COUT CIN Y X CIN Y X N CI Y X N CI Y X CIN Y X S ?+?+?=??+?'?'+'??'+'?'?=⊕⊕= 实现全加器的电路图如下

74LS08D 本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算. 电路原理图如下 1.Multisim原理图 2.MAX plus2原理图

实验一 四位加法器和减法器设计

实验一 四位加法器和减法器设计 一、问题描述: 1、设计一个4bit 加法器,采用两种不同的结构实现(串行结构和超前进位链结构)。并进行功能仿真,并分析比较两种不同的四位加法器的异同。 2、在4bit 加法器的基础上设计一个4bit 的减法器,并进行功能仿真。 二、 输入和输出信号描述 1、加法器 input: A3A2A1A0: 加数输入。 B3B2B1B0: 加数输入。 C0: 进位输入 output: S3S2S1S0: 和数输出 C4: 进位输出 2、减法器 input: A3A2A1A0: 减数输入 B3B2B1B0: 被减数输入 C0: 借位输入 output: S3S2S1S0: 结果输出 C4: 借位输出 三、 结构框图 (1) 串行加法器的结构图 其中1位全加器的结构如下: C4

(2)超前进位链结构加法器 S=A⊕B⊕Ci-1 Cout=AB+Ci-1(A+B) 令Gi=AiBi,进位产生信号 Pi=Ai+Bi 进位传输信号 则,Cout=Gi+Pi Ci-1 四位全加器的进位链逻辑可以表示为如下 C1=G1+P1C0 C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3G2+P4P3P2G1+P4P3P2P1C0 四、设计步骤 Step1:串行加法器要求先设计完成1bit全加器,对1bit全加器的功能进行仿真,确保1bit全加器的电路结构、功能都是正确的。 Step2:再在1bit全加器的基础上设计4bit串行结构的加法器。 Step3:4bit减法器的实现要求调用4bit加法器,具体电路实现结构根据二进制减法运算的方法自己思考实现。 Step4:电路设计完成后,进行功能仿真,加入激励信号,观察波行输出是否满足设计要求。 五、设计要求 1、采用层次化的设计方法。 2、功能仿真加的激励要尽可能反应电路的全部工作情况。 3、得到完整的结果波形,并能够分析其是否正确。 4、设计完成后,自己独立完成实验报告的撰写。 实验报告的要求如下: A、实验报告要求手写。 B、波行可以打印或手写。 C、步骤清楚、明确。 D、要有实验结果的分析。

简单加法器实验

《数字逻辑电路》实验报告 课程名称:数字逻辑电路实验实验编号:05 实验名称:简单加法器设计 报告时间:2013.10.31

一、实验目的 本实验的目的是复习一位全加器的原理,学习用门级语言、算术赋值语句和利用Altera 公司提供的参数化功能模块完成加法器的设计,比较理解各种设计方式的优劣。 具体实验如下: 1.设计4位串行加法器 2.用算术赋值语句实现8位加法器,要求带最低位的进位,有最高位进位和溢出判断 3.查阅相关资料,完成一个只能进行加减运算的32位ALU。由于需要分配的引脚过多,故将实验简化为一个8位的ALU。 二、实验原理(背景知识) 理论知识: 加法是数字系统中最常执行的算术运算,减法可以看作是与被减数与负的减数的补码相加。因此,可以用加法器同时实现加法和减法的运算。 Carry=C16^CIN (C16为补码加法最高位的进位(补码加法进位其实没意义,实质上是看成无符号数的进位,C0为一开始输入的值,^为异或符号,如果CIN为0则为补码加法,如果CIN为1则为补码减法) Zero:如果结果每位都为0,则Zero为1,否则为0 Overflow:结果溢出。判断规则:只有同号两数相加结果才有可能溢出。如果和的符号位和加数的符号位不同,则结果溢出。 三.实验环境和工具: DE2-70板 Quartus||12.0 四.实验设计思路 1.设计4位串行加法器 先用门级描述语言设计一个1位全加器,然后再完成4位串行加法器。 2.用算术赋值语句实现8位加法器 在Verilog语言中,使用算术赋值语句和向量来执行运算,大大降低代码的复杂度,提高运行效率。 3.设计8位能进行补码加减运算的ALU 利用书上参考的逻辑图,调用系统内部已有的8位加法器模板。

加法器减法器

加法器减法器

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加法器和减法器加法器

加法器是为了实现加法的。 即是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进

位为输出则为全加器。常用作计算机算术逻辑部件,执行逻辑操作、移位与指令调用。 对于1位的二进制加法,相关的有五个的量:1,被加数A,2,被加数B,3,前一位的进位CIN,4,此位二数相加的和S,5,此位二数相加产生的进位COUT。前三个量为输入量,后两个量为输出量,五个量均为1位。 对于32位的二进制加法,相关的也有五个量:1,被加数A(32位),2,被加数B(32位),3,前一位的进位CIN(1位),4,此位二数相加的和S(32位),5,此位二数相加产生的进位COUT(1位)。 要实现32位的二进制加法,一种自然的想法就是将1位的二进制加法重复32次(即逐位进位加法器)。这样做无疑是可行且易行的,但由于每一位的CIN都是由前一位的COUT提供的,所以第2位必须在第1位计算出结果后,才能开始计算;第3位必须在第2位计算出结果后,才能开始计算,等等。而最后的第32位必须在前31位全部计算出结果后,才能开始计算。这样的方法,使得实现32位的二进制加法所需的时间是实现1位的二进制加法的时间的32倍。 基本方法

可以看出,上法是将32位的加法1位1位串行进行的,要缩短进行的时间,就应设法使上叙进行过程并行化。 类型 以单位元的加法器来说,有两种基本的类型:半加器和全加器。 半加器有两个输入和两个输出,输入可以标识为 A、B 或 X、Y,输出通常标识为合 S 和进制 C。A 和 B 经 XOR 运算后即为 S,经 AND 运算后即为 C。 全加器引入了进制值的输入,以计算较大的数。为区分全加器的两个

减法器

基本的二进制加法/减法器 下图示出了补码运算的二进制加法/减法器逻辑结构图。由图看到,n个1位的全加器(FA)可级联成一个n位的行波进位加法器.M为方式控制输入线,当M=0时,做加法(A+B)运算;当M=l时,做减法(A-B)运算,在后一种情况下,A-B运算转化成[A] 补+[-B] 补运算,求补过程由B+1来实现.因此图中是右边的全加器的起始进位输入端被连接到功能方式线M上,做减法时M=l,相当于在加法器的最低位上加1。另外图中左边还表示出单符号位法的溢出检测逻辑:当Cn=Cn-1时,运算无溢出;而当Cn≠Cn-1时,运算有溢出,经异或门产生溢出信号。 溢出概念与检测方法 在定点小数机器中,数的表示范围为|x|<1. 在运算过程中如出现大于 1 的现象,称为“溢出”。在定点机中,正常情况下溢出是不允许的。 [例] x=+0.1011,y=+0.1001,求x+y。 [解:] [x]补=0.1011 [y]补=0.1001 [x]补 0.1011 +[y]补 0.1001 [x+y]补 1.0100 两个正数相加的结果成为负数,这显然是错误的。 [例] x=-0.1101,y=-0.1011,求x+y。 [解:] [x]补=1.0011 [y]补=1.0101 [x]补 1.0011 +[y]补 1.0101 [x+y]补0.1000 两个负数相加的结果成为正数,这同样是错误的。 上溢:两个正数相加,结果大于机器所能表示的最大正数。 下溢:两个负数相加,结果小于机器所能表示的最小负数。 溢出检测方法:双符号位法和单符号位法。 单符号位法:当最高有效位产生进位而符号位无进位时,产生上溢;当最高有效位无进位而符号位有进位时,产生下溢。故溢出逻辑表达式为V=Cf⊕Co,其中Cf为符号位产生的进位,Co为最高有效位产生的进位。此逻辑表达式也可用异或门实现。

数字电路中加法器和减法器逻辑图分析

数字电路中加法器和减法器逻辑图分析 1.加法器,减法器都是从一位的二进制数开始进行例题讲解,逐渐扩展到多位二进制位数之间的运算。在设计逻辑电路的过程中,根据所描述的功能构建好真值表。出题者喜欢要求读者用与或门,与或非门构建函数表达式。它的原因在于依据真值表写函数表达式,最标准的就是最小项表达式。以下小图的逻辑图来看与或门,我们的头脑中不能老是思维定势,认为输入就是两个,在实际生活中,输入应该非常多,远非两个,在逻辑符号中,要清楚地认识与非门的多输入的画法,将与门分成了好几格,每一格代表一个与门电路。下小图可以写成AB+CD+EF(不认真考虑前面的输入),由细小的门集成为更大的门,将某一部分单独来看,它们就是一个整体,如(AB+CD+EF),体现在逻辑图中就是一个角。 如果从全图的角度看,在最后一级门电路中,每一个小整体代表着输出。最后一级的与门中,有两个输入,有三个输入,这都是可以的,最多输入的个数是依照初始的输入的个数来定,不可能超过这个数,只可能少于这个数,因为对于某一输出而言,并非所有的输入对它都是有效的。从最左边的所有输入,经过逻辑电路图,在最右边得到了所有的输出。还有一点,这是与或表达式的逻辑图,如果在写逻辑表达式,包括化简变化函数式时,采用了不同于与或形式的表达式,那么最终得到的逻辑图就和下面的与或形式的逻辑图完全不一样。

2.一位的全减器是指,两个一位的二进制数之间进行减法运算。全减器的特例就是半减器。 多位二进制减法器,是由加法电路构成的;在加法电路的基础上,减法与加法采用同一套电路,实现加减法共用。 3.这里的多位二进制数的减法,是指无符号数,为什么? 将减法运算转换为加法运算,采用的是补数的方法完成的。这就解释了为什么两者能共用一套电路,是不是减法在转换时,我们需要在加法电路的基础上进行一些小的扩展,来进行减法的补码转换? N反是每一位都取反,没有符号位,下式当中,A-B是减法,通过形式转化,将-B化为B反+1-2n,B是正数,A和B均为无符号数,通过补码的转变,我们成功的将-B变为了固定的-2n,但是这还是有减号,该怎么解决?

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