Cadence 快速入门教程

Cadence SPB15.7 快速入门视频教程目录

第1讲课程介绍，学习方法，了解CADENCE软件

第2讲创建工程，创建元件库

第3讲分裂元件的制作方法

区别（Ctrl+B、Ctrl+N切换Part）

点击View，点击Package可以显示所有的元件Part

1、homogeneous 和heterogeneous

2、创建homogeneous类型元件

3、创建heterogeneous类型元件

第4讲正确使用heterogeneous类型的元件

增加packeg属性。点击Option，选择Part Properties，选择new，增加属性。用于在原理图中确定同一块的元件。

1、可能出现的错误

2、出现错误的原因

3、正确的处理方法

第5讲加入元件库，放置元件

1、如何在原理图中加入元件库

2、如何删除元件库

3、如何在元件库中搜索元件

4、放置元件

5、放置电源和地

第6讲同一个页面内建立电气互连（设置索引编号，Tools里面，Annotate来设置）

1、放置wire，90度转角，任意转角(画线时按住Shift)

2、wire的连接方式

3、十字交叉wire加入连接点方法，删除连接点方法（快捷键J）

4、放置net alias方法（快捷键n）

5、没有任何电气连接管脚处理方法（工具栏Place no Conection）

6、建立电气连接的注意事项

第7讲总线的使用方法

1、放置总线（快捷键B）

2、放置任意转角的总线（按住Shift键）

3、总线命名规则（LED[0:31]，不能数字结尾）

4、把信号连接到总线（工具栏Place Bus entry 或者E）

5、重复放置与总线连接的信号线（按住Ctrl向下拖）

6、总线使用中的注意事项

7、在不同页面之间建立电气连接(工具栏Place off-page connector)

第8讲browse命令的使用技巧(选中dsn文件，选择Edit中的browse)

1、浏览所有parts，使用技巧（浏览元件<编号，值，库中的名字，库的来源>，双击元件可在原理图上找到元件）

2、浏览所有nets，使用技巧（浏览网络）

3、浏览所有offpage connector，使用技巧（页面间的连接网络，一般一个网络至少会在两个页面中出现）

4、浏览所有DRC makers，使用技巧（DRC检测）

第9讲搜索操作使用技巧（右上脚的望远镜那，按下下拉三角可以设置搜索的范围）

1、搜索特定part（查找元件）

2、搜索特定net（查找网络）

3、搜索特定power（查找电源）

4、搜索特定flat nets（将搜索的网络在一个原理图中都高亮显示）

第10讲元件的替换与更新(打开Designer Cache，选中元件，右键打击，选择Replace Cache

或者Update Cache)

1、replace cache用法（New Part Name 选择替换元件，Part Library 库的位置，Action 1、保

存原理图属性（比如编号），2、去除所有属性）

2、update cache用法（同replace Cache，如果更改了元件，可以用updata把最新的元件模型

更新进来）

3、replace cache与pdate cache区别（replace可以更改元件与元件库的连接关系，封装属性

只能用replace的不保存属性来更新封装信息）

第11讲对原理图中对象的基本操作

1、对象的选择

2、对象的移动（默认是保持现有连接的移动，可以按住Alt可以断开连接），（断开后如不能移动连接：打开菜单栏Options，打开prefrence，选择Miscellaneous，勾选右下角wire Drag）

3、对象的旋转(选中元件，然后按住R键)

4、对象的镜像翻转(选中元件，选择菜单栏edit中的mirror（文本和位图不能镜像）)

5、对象的拷贝、粘贴、删除（按住Ctrl，然后选中元件并拖动）

第12讲

1、修改元件的V ALUE及索引编号方法（双击V ALUE或者索引编号就可以直接改了）

2、属性值位置调整（选中并拖动）

3、放置文本（菜单栏place，text（换行按住Ctrl和Enter）。或者工具栏Text）

4、文本的移动、旋转、拷贝、粘贴、删除

5、编辑文字的大小、字体、颜色（双击可编辑）

6、放置图形（工具栏中选择形状放置）

第13讲如何添加footprint属性（元件属性竖排显示，将鼠标放在左上角元件的上一栏空白位置，右键单击，选择pivot）

1、在原理图中修改单个元件封装信息（双击元件在PCB Footprints，在封装里面编辑入你的

封装）

2、在元件库中修改封装信息，更新到原理图（打开元件，选择options，选择package properties）

3、批量修改元件封装信息（选中所有要编辑的元件，将鼠标放在元件上变成十字之后右键

单击，选择Edit Properties。全部选中PCB Footprint，在最上面

一栏鼠标右键单击选择Edit，可以统一编辑）（也可以选中一页进行

修改）

两种方法：（1）直接针对元件修改，（2）在property editor中选择元件修改

4 检查元件封装信息是否遗漏的快速方法

第14讲生成网表

1、生成netlist前的准备工作（检查原理图，检查是否有电气连接的错误）（取消所有的索

引编号，然后再更新索引，注意配置Package）

（进行DRC检查，选择Tools，Design Rules Check(Report里面可以

不选Report all net name,一般不选Check SDT compatibili)）

(在Session log里面看检查信息，在工程栏下面)

2、生成netlist方法（选择DSN文件，Tools，Creat Netlist，点击PCB Footprint，一般选

择默认的勾选，点击确定）

第15讲后处理

1、生成元件清单(选中dsn文件，选中Reports，选择CIS Bill of Materials 选择Standard。)

（在Peport Properties里面选择清单输出的内容Output Format里面是已

经选择的要输出的内容，选择Export BOM report to Excel（选择Excel

输出），点击确定）

（选中DSN文件，选择Tools，选择Bill of Materials，选择默认的点OK，

将相同元件的显示在一起，并显示数量）

2、打印原理图（选择DSN，点击File，选择Print或者Print Setup）

（选中画图页面，右键单击，选择Schematic Page Properties，点击Grid

Reference选择需要打印的东西，比如边框Title等等）

第16讲高速电路设计流程，本教程使用的简化流程（原则：设计即正确）设计流程：

布线前仿真：主要是解空间的分析，比如对线长的约束设计（线长必须在100mil到200mil 之间，可以用SI仿真），对线宽，线距设计，线和过孔距离的设计。差分对线直接的距离。径状线的长度等。仿真之后可以得到一个解空间，对这些设计的的长度的信息给一

个约束范围。

使用约束驱动布局。可以对你的布局进行判断是否满足约束条件。

最费事的是前仿真和后仿真。要设计约束条件。

布线后验证，DRC检查和DB doctor数据库的检查。

输出布局文件

制板测试。

第17讲Allegro常用软件模块介绍，各个软件模块之间的关系

第18讲Allegro PCB Editor 软件操作界面介绍

1、可以通过File，Change Editor来切换组件

2、Fix用与锁定元件，使元件不能移动

3、Options会显示当前控制命令和参数，动作和设置

4、find 可以查找元件，选择Find By Name来选中元件

可以查看一个命令能够对对象进行操作的内容。

5、VisiBility 选择显示的对象，比如显示的层。

6、缩略图窗口，可以在该窗口中选择显示的位置。可以按住鼠标中键

选择显示位置，或者按住Shift+鼠标左键移动显示位置。

7、Command为命令执行窗口，可以在Commad里面直接执行命令。

8、菜单display ，color/ 可以进行颜色设置

第19讲allegro中两个重要的概念：class和subclass是什么。

工程图纸：有Title ，有标注，有电路路板尺寸的。

Class和Sub Class是Cadence的两种数据组。

菜单Display，Color/Visibility。能显示所有的类和子类。将Class分成多个组。

也可以在Option中选择Class和Sub Class

Class：在Stack-Up（组）中可以分为PIin，Via，Drc，Etch，Anti Etch，Boundary等类

Sub Class：一个Class中细分后有很多Sub Class。

Stack-Up：（Soldermask：阻焊层；Pastemask：加焊层）

Geonmetry：（Outline：边框外形；Assembly—Notes/Dfa：装配信息；Dimension：电路板尺寸标注；Place—Grid/RRoom：自动布局有关；Silkscreen：丝印

层；Place_Bound：元件在板子上占的用的范围；Body_Center：中心

标记）

Components：（Comp Value：标注元件的值；Dev Type：元件的类型；Ref Des：元件的索引编号）

Manufactring：加工制造的一些信息（Photoplot_Outline：场所光绘文件的参考线；

No_Gloss：标注的范围内不能执行Gloss；Ncdrill：表示钻孔数据

Probe；飞针测试）

Areas：区域（Route Ko：不能布线区；Via Ko：不能过孔；Package Ko：不能放置

元件；Package Ki：在该区域放置元件）

第20讲一.零件建立

在Allegro 中, Symbol 有五种, 它们分别是Package Symbol 、Mechanical Symbol、Format Symbol、Shape Symbol、Flash Symbol。每种Symbol 均有一个Symbol Drawing File(符号绘图文件), 后缀名均为*.dra。此绘图文件只供编辑用, 不能给Allegro 数据库调用。Allegro 能调用的Symbol 如下:

1、Package Symbol

一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型即为Package Symbol。

2、Mechanical Symbol

由板外框及螺丝孔所组成的机构符号, 后缀名为*.bsm。有时我们设计PCB 的外框及螺丝孔位置都是一样的, 比如显卡, 电脑主板, 每次设计PCB时要画一次板外框及确定螺丝孔位置, 显得较麻烦。这时我们可以将PCB的外框及螺丝孔建成一个Mechanical Symbol, 在设计PCB 时, 将此Mechanical Symbol 调出即可。

3、Format Symbol

由图框和说明所组成的元件符号, 后缀名为*.osm。比较少用。

4、Shape Symbol

供建立特殊形状的焊盘用, 后缀为*.ssm。像显卡上金手指封装的焊盘即为一个不规则形状的焊盘, 在建立此焊盘时要先将不规则形状焊盘的形状建成一个Shape Symbol, 然后在建立焊盘中调用此Shape Symbol。

5、Flash Symbol

二、

焊盘连接铜皮导通符号, 后缀名为*.fsm。在PCB 设计中, 焊盘与其周围的铜皮相连, 可以全包含, 也可以采用梅花辨的形式连接, 我们可以将此梅花辨建成一个Flash Symbol, 在建立焊盘时调用此Flash Symbol。

其中应用最多的就是Package symbol即是有电气特性的零件,而PAD是Package symbol 构成的基础.

Ⅰ建立PAD

启动Padstack Designer来制作一个PAD,PAD按类型分分为:

1. Through,贯穿的;

2. Blind/Buried,盲孔/埋孔;

3. Single,单面的.

按电镀分:

1.Plated,电镀的;

2.Non-Plated,非电镀的.

a.在Parameters选项卡中, Size值为钻孔大小;Drill symbol中Figure为钻孔标记形状,Charater为钻孔标记符号,Width为钻孔标记得宽度大小,Height为钻孔标记得高度大小;

https://www.360docs.net/doc/7c3321264.html,yers选项卡中,Begin Layer为起始层,Default Internal为默认内层,End Layer 为结束层,SolderMask_Top为顶层阻焊, ,SolderMask_Bottom为底层阻焊PasteMask_Top

为顶层助焊, PasteMask_Bottom为底层助焊;Regular Pad为正常焊盘大小值,Thermal Relief为热焊盘大小值,Anti Pad为隔离大小值.

建立Symbol

三、

1.启动Allegro,新建一个Package Symbol,在Drawing Type中选Package Symbol,在Drawing Name中输入文件名,OK.

2.计算好坐标,执行Layout??PIN,在Option面板中的Padstack中找到或输入你的PAD,Qty代表将要放置的数量,Spacing代表各个Pin之间的间距,Order则是方向Right为从左到右,Left为从右到左,Down为从上到下,Up为从下到上;Rotation是Pin要旋转的角度,Pin#为当前的Pin脚编号,Text block为文字号数;

3.放好Pin以后再画零件的外框Add??Line,Option面板中的Active Class and Subclass分别为Package Geometry和Silkscreen_Top,Line lock为画出的线的类型:Line 直线;Arc弧线;后面的是画出的角度;Line width为线宽.

4.再画出零件实体大小Add??Shape??Solid Fill, Option面板中的Active Class and Subclass分别为Package Geometry和Place_Bound_Top,按照零件大小画出一个封闭的框,再填充之Shape??Fill.

5.生成零件Create Symbol,保存之!!!

1.Allegro零件库封装制作的流程步骤。（使用menter Graphics 查询封装尺寸）

（打开pad designer

1、选择焊盘模式

2、在Designer Layers设置BEGIN LAYER 在mask Layers设置

SOLEDRMAKST_TOP和PASTMASK_TOP

3、保存）

2. 规则形状的smd焊盘制作方法。

3. 表贴元件封装制作方法。

（打开软件，新建封装package symbol打开Setup，选择Designer Parameters,选择Design

选择Layout，pin，在Option界面设置

然后add line 添加Package_Geometry中的Assembly_Top（装配层）

添加Package_Geometry中的Silkscren_Top（丝印层）Add Rectangle 添加Package_Geometry中的place_Bound_Top(元件占用空间)

Layout，Labels，RefDes在Ref Des类中加Assembly_Top (做索引标号)

Layout，Labels，RefDes在Ref Des类中加Silkscreen_Top (做丝印层标号)

保存。是一个PSM文件。

第21讲

1. BGA272封装制作TI DSP6713

2. 如何设置引脚名称，如何修改引脚布局

第22讲如何创建自定义形状焊盘

设计焊盘：打开PCB Editor File，new，shape symbol，保存好。

设置图纸大小，设置网格间距。

Shape Rectongular （Etch，TOP，）画矩形。

Shape circle （Etch，TOP）画圆出现了DRC错误

选择shape，merge shape（融合多个焊盘，去除DRC错误）

选择File ，Creat symbol，输入文件名保存为ssm文件（图形文件）再设计阻焊层：打开PCB Editor File，new，shape symbol，保存好。

设置图纸大小，设置网格间距。

Shape Rectongular （Etch，TOP，）画矩形。（比焊盘稍微大一点）

Shape circle （Etch，TOP）画圆（比焊盘稍微大一点）

选择shape，merge shape（融合多个焊盘，去除DRC错误）

选择File ，Creat symbol，输入文件名保存为ssm文件（图形文件）增加路径:Setup ，user preferences editor，design_paths,Padpath,psmpath）

打开pad designer：在layer的各个层的设计页面中在Geometry，shape,选择你画的焊

盘。

保存。

第23讲SOIC类型封装制作

（打开软件，新建封装package symbol，设计尺寸，设计栅格大小）

和其他建立方式类似

第24讲PQFP类型封装制作，学习引脚的旋转方法

（打开软件，新建封装package symbol，设计尺寸，设计栅格大小）

和其他建立方式类似

第25讲包含通孔类引脚的零件制作，零件制作向导的使用

焊盘设计选用通孔型，

先要设计一个Flash文件，为内层层设计（DEFAULT INTERNAL）使用时做准备File，new ，flash symbol。设计页面大小，设计栅格大小。

Add，flash，（Inner 是内径outer 是外径。Spoke

是开口），设置好后保存。

设计焊盘。（一种方型，一种圆型）

封装向导制作（package symbol（wizard））

第26讲包含非电气引脚的零件制作方法

第27讲如何创建创建电路板

画板宽：add ,line (Board Geometry outline),倒角manufacture,drafting,fillet,填写倒角半径，分别点击需要倒角的两条边。

设置允许布线区域：setup, Areas, Route Keepin

Edit, z-copy,（复制图形）在option中选择package keepin ，all （contract,offset设置比

要复制的小多少）

放置定位孔：Place，manually,advanced settings,勾选Library，回选Placement List选择Package symbols

第28讲设置层迭结构，创建电源层地层平面

Setup，Cross-section，

层的名字层的作用厚度ID 材料

左下角点击physical将内电层设置为负片（在negative artwork处打钩）

给内电层铺铜：使用z-copy,选择ETCH（走线层）选择GROUND 打钩Create dynamic

shape(动态铜)，同样选择POWER。

第29讲导入网表，栅格点设置，DRAWING OPTION设置

导入网表：File，Import，Logic，左下角设置导入路径

设置网格grid

设置Drawing Options：打开和

Clines:显示转角填充。

第30讲手工摆放零件（Ctrl+D进入删除模式，可以删除元器件）

手动放置：Place，manually,advanced settings,勾选Library，回选Placement List选择Commponents by refdes

左边Selection filters 滤波器选择一致类型的元器件。

第31讲使用原理图进行交互式摆放

进入原理图编辑页面选择option，preerences，miscellaneous,勾选Enable Intertool Communcation

PCB 编辑页面中打开放置原件界面

Shift+s

第32讲按原理图页面进行摆放

启动原理图：使用Browse，part打开原件清单界面选中所有的元件edit，properties，点

击new，创建一个新的属性

重新建立网表（点击setup，创建网表时设置配置文件）点击edit，在

[ComponentInstanceProps]栏添加上你配置的属性比如page=YES

勾选create or update PCB Editor Board ，勾选allow user defined prop

编辑PCB文件的路径。

导入网表时选中creat user-defined properties

选中place，quickplace，选中place by propetry中选择page。根据需求设

置下面的东西。

第33讲使用Allegro PCB Editor按room进行摆放

在PCB中设置room属性，edit,properties,在find下的find by name选中comp(or pin),在对话框中选中你要放置在一起的原件，然后点apply，在左侧找到room，出现编辑room 的属性，编辑属性。

在pcb的界面中添加room区域：setup，outlines，room outline，点击creat ，选择room 的名字，设置room的顶层或底层，room:soft。在pcb中画出一个框，点击ok 摆放元件：place,quickplace,place by room,选中要摆放的room，点击place.

第34讲使用OrCAD Capture CIS按room进行摆放

在原理图编辑页面，选中原件，右键选择edit properties, 在Filter by:的下拉列表中选择cadence allegro, 在ROOM标签下编辑room属性,apply。编辑好后重新生成网表。

重新导入网表，添加room区域：setup，outlines，room outline，点击creat ，选择room 的名字，设置room的顶层或底层，room:soft。在pcb中画出一个框，点击ok。

摆放元件：place,quickplace,place by room,选中要摆放的room，点击place。

第35讲快速布局，摆放过程中如何自动定位找到零件（通过Blank rats all，可以关闭所有的连接线）

导入网表后，place，quick place，选择place all components，选择摆放的规则。

Edit，move，在find下，find by name下，选择symbol(or pin),编写你要选择的原件，就可以移动你要移动的元件。

第36讲PCB布局基本知识简单介绍（在move中可以旋转）ACF451832（EMI滤波器）（在放置滤波电容时，如果有多个电容让小电容靠近需要滤波的管脚效果好一些，大电容靠近磁珠）

特殊元件需要固定的话，增加fix属性。

注意：模拟和数字电路分区放置，对噪声比较敏感的地方，将滤波元件尽量靠近，尽量不要过孔。

如果条件允许尽量使用引角滤波的方式，一般磁珠加电容，滤波元件尽量靠近芯片。

干扰源：一般有时钟电路，高速总线电路（高速RAM电路）、高速电路，开关电源等，尽量远离模拟电路部分。

滤波电容在芯片附近要比较均匀的分布，越小的电容要越靠近芯片、去耦元件，平面去耦（用着大芯片上）。

端接电阻：分源端端接和末端端接，源端的尽量靠近源端，末端靠近末端（要先满足滤波电容）。

第37讲约束规则设置对话框简介，各部分关系

有时候库中的过孔不出来，将path中的路径删除，重新添加一下就可以了。

Setup,Constraints ,最上面标准设计规则（set Standard values）点击。包含比较基础的线的属性，（可以根据不同层不同设置）

扩展的设计规则（Extended design rules）:

间距设置规则（Spaceing rule set）:

设置各项间距的值（set values）

设置完之后，使用网络表（Assignment table）

设置DRC检查的选项(Set DRC modes)

线宽和过孔属性(physical (line/vias) rule set)

设计进行DRC检查项目的选项(Design constraints)

电气约束规则（Electrical constraint sets）：EC set。在net values中新建一

个values可以设计走线长度，最大过孔数量，传播延时，相对传播延

时，最大并行度，阻抗，电气走线的长度。设置一个值赋给某个网络。

设置约束区域（Constraint areas）:可以设置一个区域的专用规则。

实例设置基础规则：

打开set standard values 可以按照上图实例设置。

pad to pad 设置会影响，pin to pin , pin to via , via to via

打开set values按照上图设置。

第38讲约束规则设置方法

Spacing Rule set (DEFAULT 默认规则),距离设置

Physical （）Rule set，线宽设置（Min neck,径状线。从焊盘中间穿过的线）

Diff primary 差分对

T junctions T型连接

在via list property里面设置默认过孔

可以根据网络设置属性（首先在Set Value,然后添加一个特殊规则，先键入名字，然后点击add，就可以添加特规则，同时在physcial propetry中设置

相对应的规则。在Edit，properties中先查找到同样线宽属性的网络加入到

Selected objects中，点击apply，找到Net_Physical_Type,来设置Value属性，

进入规则设置中，在Assignment table中，可以找到添加的设置了Value的网

络，选中你设计的约束规则）也可以设置DRC检查规则。

SP17.0设置方式：Edit -> properties。在Find，选择net，name，点击more，将需要设置成同一物理网络规则的网络加进去，点OK，在Edit Property界面，选择Physical_Constraint_Set编辑Value设置物理网络规则组名，点击Apply。成功设置物理网络规则组。进入Constraint Manager（约束编辑器）进入Physical -> Physical Constraint Set，选择All Layers，编辑新建立的物理网络规则组的约束。在Net，All Layer中将想要使用该规则的网络组的约束的Referenced Physical Cset属性改为该物理网络规则组名称。

SP17.0设置Spacing规则：在约束管理其中点击Objects，点击Create，选择Spacing Cset。输入空间规则组名字。在Spacing界面的Spacing Constraint Set中的All Layers中编辑空间规则组的参数。然后在Net，All Layer中选中需要改规则的网络。将Referenced Spacing Cset的属性该为该空间规则组的名称。

同理还可以设置其他几个约束组的规则。

第39讲线宽线距规则设置示例（时钟走线最好要比信号线粗一些，线距也宽一些，减少干扰）

特殊规则设置，可以根据线规则设置。比如电源的线宽，信号线宽，时钟线宽。

Spacing Rules Set也可以设置特殊规则，在Edit，properties中先查找到同样线宽属性的网络加入到Selected objects中，点击apply，找到Net_Spacing_Type。设置好名字，之后和线宽设置类似。

SP17.0设置方式：Edit -> properties。在Find，选择net，name，点击more，将需要设置成同一网络规则的网络加进去，点OK，在Edit Property界面，选择Physical_Constraint_Set编辑Value设置网络组名，点击Apply。成功设置网络组。进入Constraint Manager（约束编辑器）进入Physical -> Physical Constraint Set，选择All Layers，编辑新建立的网络组的约束限制。在Net，All Layer中将想要使用该规则的网络组的约束的Referenced Physical Cset属性改为该网络组名称。

SP17.0设置Spacing规则：在约束管理其中点击Objects，点击Create，选择Spacing Cset。输入空间规则组名字。在Spacing界面的Spacing Constraint Set中的All Layers中编辑空间规则组的参数。然后在Net，All Layer中选中需要改规则的网络。将Referenced Spacing Cset的属性该为该空间规则组的名称。

同理还可以设置其他几个约束组的规则。

元件属性设置：在Properties，选择Component，选择Component Properties，选择General，在编辑框可以设置元件的属性，比如Fixed属性。在Reuse中可以设置Module 属性。同理在Properties可以设置网络属性，等等。在General Properties中可以设置网络是否显示（No Rat）。可以设置Fixed等等属性。

设置元件属性的方法二：Edit -> properties。在Find，选择Comp or pin，name点击More，选择要设置属性的元件。点击Apply，弹出Edit Property，选择Fixed属性（元件不能移动），Hard_Location(元件重命名过程中序号不变)

在Setup -> Constraints -> Modes中可以设置约束的开启与关闭。DRC检查设置，将相应的要设置开启和关闭的设置好。

显示元件的属性：

第40讲区域约束规则设置？？？？？？？？？？？？？？？？？？？？？？？？？

首先在cadence17.0中的菜单栏选择setup->constraints->constraint manager,

打开constraint manager管理器：然后，选择physical—>region->all layers,并在右侧栏中选中objects下的工程文件右键，在弹出的窗口中选择create—>region:

然后会弹出create region的对话框，在框中添加你一个region的名字（这个名字随便加，最好有意义，让人知道是什么），然后点击OK：

此时会在type下多出一个命名为BGA_REG的rgn，设置它的规则。这里选择默认的线宽规则：

这一步，这只好了再命名为BGA_REG的区域的现况规则，我们还需要这只这个区域的线距（spacing）规则，设置同线宽规则一样。点击spacing->region->all layer,此时可以看到在region下已经有一个BGA_REG的区域了，这是我们刚才设的那个，在右边的工作区中选择默认的线距即可。接下来点击下边没的其他栏pins、vias等，同样设置为默认即可。

然后回到PCB编辑窗口中，点击options选项卡，在active class and suclass中选择constraint region，subclass选择all（该区域规则对虽有曾均适用）：

然后再在菜单中选择shape->rectangular(画一个矩形的shape)：

此时，右边的option选项区域会多出一些选项，如下：

在，assign to region选项中，点下拉菜单，选择刚才设置的BGA_REG区域规则。然后在需要添加区域约束的地方画一个矩形，如下在BGA的区域添加约束区域：

至此，一个BGA的区域约束规则就设置好了。

我们看到，12MIL线宽的走线在BGA_REG区域中走线的线宽已经为我们设置的区域规则走线线宽8NIL：

第41讲

点击Setup，Electrical Constraint Spreadsheet(约束管理器)，可以设置显示连接线。

1.设置器件模型，加载模型库，赋予器件模型

设置xnet：Analyze, SI/EMI Sim, Library

点击Add existing library , Local Library Path，找到模型库，选择文件夹，点击

OK

xnet：analyre, SI/EMI Sim , Model 为器件设置仿真模型，点击Auto Setup(添加默认

模型，电阻有默认模型)，选择要设置模型的器件，点击find model。删除Model name

Patten中的内容，找现有的模型，或者自己设计，点击OK。

2.Constraint manager objects显示设置

重新打开Electrical Constraint Spreadsheet(约束管理器)。发现地址和数据线有变化，可以在Object中设置显示滤波器，选择Type选择Xnet，将要显示的加上。

3.创建总线

选中所有的地址总线，右键选择Creat，Bus。给总线设置名字，点击OK。就会将所有该总线的网络放在同一个总线下面。

类似创建数据总线。

SP17.0操作步骤：首先先要设置需要设置模型的网络使其显示，添加模型库：点击Analysis，选择Model Browser，选择DML Models。点击Analysis，Model Assigment，点击OK，点击是，进入Signal Model Assignment对话框。点击Auto Setup，可以将默认的模型加入。没有模型的元器件，可以点击元件选择Find model，跳出SI Model Brower对话框，将Model Name Pattern中的默认模型名删掉，然后到现有的模型中找到该元件的模型。然后关闭模型添加的对话框。

打开约束管理器。在Electrical，net，Routing，Wiring中操作。创建Net Group，选中线，右键单击选择Creat Net Group。SPB16.6后用Net Group代替Bus。

第42讲设置拓扑约束（方法1）

地址总线的设置。

显示网络，display，show Rat，net。在约束管理器中的Wiring中，选中要显示的网络，右键单击选中Select。

编辑总线拓扑结构：Logic , net Schedule，点击一个引脚，移动，然后右键单击，选中Insert T，，左键点击放置位置，然后点击第二个连接点，回到t型点点击，在到第三个点点击。（总线到两个芯片的管脚位置尽量相等，效果比较好）

在约束管理器中，右键单击编辑的总线，选中Creat，选中Ecset。（创建一个Ecset）选中其他的总线，右键单击，选中Electrical Cset References,选中刚才创建的Ecset。点击OK。如果有红色显示，表示拓扑结构不匹配。

点击All Constraints ，User-Defined（打开设置的Ecset），选中设置的Ecset，右键打开Sigxplorer。

提取设置的拓扑结构（进行拓扑结构的约束设置），点击Set，Constraints，选中wiring，在Schedule中选中Template，在V erify中选中Yes。点击OK。选中File，Update Constraint Manager（更新约束管理器）。会自动检查是否匹配。或者在Analyze，Analysis modes，在Stub Length、net选择on，设置自动DRC检查。

SPB17.0设置方法：设T型连接点：Logic , net Schedule，点击一个引脚，移动，然后右键单击，选中Insert T，，左键点击放置位置，然后点击第二个连接点，回到t型点点击，在到第三个点点击。（总线到两个芯片的管脚位置尽量相等，效果比较好）设置完成之后在Wiring中可以看到Schedule栏有user Define，表示是自己设置的拓扑结构。

在Wriing中找到设置拓扑的那个Xnet，右键单击选择creat，选择Electrical CSet，创建一个ECset，编辑ECset名称点击OK。在Elecrtrical Comstraint Set中可以看到自己设置的Ecset。

SPB17.0 SigXplorer设置有问题。？？？？？？？？？SigXplorer的更新也有问题。在

设置好Ecset后会自动进行DRC检查，不需要进入SigXplorer。

是因为电阻电容的模型出现了问题。

第43讲设置拓扑约束（方法2）、

首先选择要显示的网络，打开约束管理器，右键点击要编辑的网络，选择SigXplorer。就会显示现在的拓扑结构，在界面中编辑需要的拓扑结构，选择Set Option pin，点击一个管脚（表示该管脚是可选的，可能有也可能没有）。点击Set，Constraints，选中wiring，在Schedule中选中Template，在V erify中选中Yes，点击OK。选中File，Update Constraint Manager（更新约束管理器）。

第44讲线长约束设置

打开约束管理器。选择定义过的拓扑规则（在All Constrains，User-Defined），选择SigXplorer。点击Set，Constraints，选择Prop Delay(设置线长)，From选择芯片，to到的芯片。Rule Type选择Length，在设置长度里加入长度限制，点击Add，点击Apply，OK。更新约束管理器。

第45讲相对延迟设置既等长设置。

选中编辑过的拓扑结构，选择SigXplorer。点击Set，Constraints，Rel Prop Delay。

设置T型分支约束，点击new，设置约束名字，From（t型节点）TO（其中一个芯片），Scope选择Local（T型连接点两分支等长），Tol Type 选择长度，Tolerance设置允许误差，点击Add。再点击new，将名字改为与原先上一个T型约束一样的名字，From（t型节点）TO（另一个芯片）Scope选择Local（T型连接点两分支等长），TOl Type 选择长度，Tolerance 设置允许误差。点击Apply，点击OK。

设置数据线等长。点击Set，Constraints，Rel Prop Delay，点击New，From（一个芯片）To（另一个芯片）Scope选择Global，Tol Type 选择长度，Tolerance设置允许误差。点击Add。点击Apply，点击OK，更新约束管理器。

在约束管理其中的Net，Routing，Relative Propagation Delay中可以看到约束的设置。第46讲差分规则设置

打开约束管理器，选择需要设置的差分对信号。选中两个网络之后，右键单击选中Create，Differential pair。可以自己设置差分对名字，点击Creat。

在Setup中选中Constraints（线宽线距约束管理器），选择Set Values。在primsry gap 和neck gap可以设置。在约束管理器中的Net，Routing，Differential pair中到可以设置相关属性Tolerance（差分对的长度差最大允许），该方式设置具有最高优先级。

设置好后，在连接其中一条线时，另一条线也会一起布线。

方式二：选择Logic，Assign Differential Pair，在Net中选中差分对的两个网络。设置名字，点击Add，Apply，OK，（创建好差分对）。在Set ，Constraints（线宽，线距设置）中设置，点击Electiacl constraint sets，点击Diffair Values，点击new，创建ECset（差分规则），编辑名字，点击OK，设置Ecset的规则值，点击Apply。然后在Assign的标签下，将选中的规则赋，差分对，点击Apply，点击OK。（这种方式比较常用）SPB17.0设置方法：在约束管理器的Wiring中选中两个差分网络，右键单击选择Create，Differential pair。在对话框中设置差分对名字，点击Create。

在约束管理器中会出现Diff Pairs组，组下面有刚刚设置的差分对组。在Physcial（物理规则设置）的Net下面可以找到该差分对，设置差分参数。在Spaceing（空间设置）的