分频电路设计

讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz 时钟完成相应分频。1 引言目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同步的数据流，因此在接收端为

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1 引言

目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同步的数据流，因此在接收端为了进行8B/10B 解码，需要对数据进行1:8/1:10 的串并转换；在高速收发系统中，为在特定工艺下实现更高的传输速率，通常采用半速率结构，这样可以有效降低芯片上的时钟频率，从而使电路能够以较低的功耗和简单的结构适应高速数据流的处理。因此为了完成对串行输入数据的1:8/1:10 解复用，首先需要提供占空比和抖动性能满足相应要求的4 分频或5 分频时钟。本文即讨论了在高速收发系统的接收端如何设计模式可选的4 分频和5 分频电路，所设计电路不仅实现了对参考时钟的4 或5 分频，同时实现了分频后时钟的不同占空比。

本文第2 部分简单介绍了扭环计数器的工作原理，并根据实际提出了一种类扭环计数器的分频方法；第3 部分讨论了基于类扭环计数器的CMOS 分频电路的设计实现与仿真；第4 部分对设计过程进行了简单总结。

2 类扭环计数器的工作原理

扭环型计数器也称约翰逊计数器，是由移位寄存器加上一定的反馈网络构成的，用移位寄存器构成扭环计数器的框图见图1，它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向移位寄存器的串行输入端，其输入端接向移位寄存器最低位的反向输出端，因而其计数长度N=2n。经过n 个时钟后，计数器的状态与初始状态正好相反，必须再经过n 个时钟后才能扭回原状态。

然而由于移位寄存器由一组D 触发器构成，因而只能实现对输入时钟的整数计数，也就无法完成特定占空比的奇数分频。考虑到锁存器每级的保持时间为半个时钟周期，因而可以采用由锁存器组成的类扭环形计数器实现时钟分频。可以想象：经两级锁存器延迟1 个时钟周期，经三级延迟1.5 个周期，经四级延迟2 个时钟周期，……，依次类推。而时钟分频电路要实现可控制的4 分频或5 分频，同时还要使占空比满足要求，因此，可以通过相应的控制、反馈逻辑让输出时钟信号满足需要的相位关系。

3 分频电路的CMOS 实现与仿真

根据第二部分的分析以及实际的使用要求，设计出如图2 所示的时钟分频电路，图中Mode 为分频模式选择信号：Mode 为低，完成对输入时钟信号clkI、clkIN 的4 分频；Mode 为高，进行5 分频。分频后时钟进行后续的数据串并转换使用，因使用角度不同，需要产生不同的分频时钟。用于移位存储链的时钟占空比：Mode 为低，即4 分频时为1:3；Mode 为高，即5 分频时为1:4；用作同步输出的时钟占空比均为1:1。

由图2 可以看出，时钟分频模块由一个类扭环计数器和相应组合逻辑、反馈网络组成。

类扭环计数器是该电路的核心，其由图3 所示的锁存器和辅助逻辑组成。该电路在Mode 信号为不同电平时可以完成对输入时钟的4 分频和5 分频。其工作过程可分析如下：

当控制信号Mode＝‘0’，即对时钟进行4 分频时，类扭环计数器的工作路径是1s→2s →3s→4s→9s→1s，该电路是可以自启动的，假定初时状态为10101，那么其工作过程为：

至此出现了循环，从其工作过程可以看出，分频后时钟的周期是输入时钟的4 倍（8×T/2=4T），即4 分频。为了实现相应的时钟占空比要求，结合图2 和上述分析中可知，输出时钟信号：

clk_4_5= 2s ，其占空比＝1:1；clk_4_5_N=2s，其占空比＝1:1；

clk_4_5_div_1:1= 4s ，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:3。

当控制信号Mode＝‘1’，即对时钟进行5 分频时，类扭环计数器的工作路径是1s→2s→3s→4s→5s→6s→7s→8s→9s→1s，该电路是可以自启动的，假定初时状态为100101010，那么其工作过程为：

至此出现了循环，从其工作过程可以看出，分频后时钟的周期是输入时钟的5 倍（10 ×T/2=5T），即5 分频。为了实现相应的时钟占空比要求，结合图2 和上述分析可知，输出时钟信号：

clk_4_5= 2s ，其占空比＝3:2；clk_4_5_N=2s，其占空比＝2:3；

clk_4_5_div_1:1= 4s ，其占空比＝1:1；clk_4_1:3_5_1:4=3s?9s，其占空比＝1:4。

对于时钟信号clk_4_5 和clk_4_5_N，其占空比应为1:1，但此处仅从电路上观察直接的功能效果并不能达到，因此需要在2s 信号输出前将其通过由缓冲器链组成的占空比调整电路，通过调整信号的上升、下降时间达到预期要求。

采用Cadence 公司的Spectre 仿真工具在SMIC 0.18um CMOS 工艺下对时钟分频电路进行仿真，可得仿真波形如图4 和图5 所示。图4 所示为核心电路：类扭环计数器的工作波形。图5 是类扭环计数器各级输出信号经过组合逻辑后所得到的相应分频后时钟信号。从图4、图5 可以看出，时钟分频结果与预期功能要求一致。

4 小结

本文分析了用于高速收发系统接收端的时钟分频电路的设计，通过对扭环计数器计数原理的分析，提出了一种基于类扭环计数器的分频电路，该电路可以模式可选的实现奇数分频和偶数分频，并根据实际需要通过组合逻辑、反馈网络达到相应的占空比。文中给出了该电路的CMOS实现，并在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真，结果显示电路可达到预期要求。

本文作者创新点：通过对扭环计数器原理的分析，提出了一种基于类扭环计数器的分频电路，可以模式可选的实现奇数和偶数分频，并达到相应的占空比。

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。三、实验原理和实验电路 1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。表5.1 74LSl61（74LS163）的功能表清零预置使能时钟预置数据输入输出工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路：十进制计数器同步清零法同步置数法

电气经典20个电路图

电气工程师的好东东工程师应该掌握的20个模拟电路对模拟电路的掌握分为三个层次。初级层次是熟练记住这二十个电路，清楚这二十个电路的作用。只要是电子爱好者，只要是学习自动化、电子等电控类专业的人士都应该且能够记住这二十个基本模拟电路。中级层次是能分析这二十个电路中的关键元器件的作用，每个元器件出现故障时电路的功能受到什么影响，测量时参数的变化规律，掌握对故障元器件的处理方法；定性分析电路信号的流向，相位变化；定性分析信号波形的变化过程；定性了解电路输入输出阻抗的大小，信号与阻抗的关系。有了这些电路知识，您极有可能成长为电子产品和工业控制设备的出色的维修维护技师。高级层次是能定量计算这二十个电路的输入输出阻抗、输出信号与输入信号的比值、电路中信号电流或电压与电路参数的关系、电路中信号的幅度与频率关系特性、相位与频率关系特性、电路中元器件参数的选择等。达到高级层次后，只要您愿意，受人尊敬的高薪职业－－电子产品和工业控制设备的开发设计工程师将是您的首选职业。一、桥式整流电路 1、二极管的单向导电性： 2、桥式整流电流流向过程：输入输出波形： 3、计算：Vo, Io,二极管反向电压。二、电源滤波器 1、电源滤波的过程分析：波形形成过程： 2、计算：滤波电容的容量和耐压值选择。三、信号滤波器 1、信号滤波器的作用：

与电源滤波器的区别和相同点： 2、LC串联和并联电路的阻抗计算，幅频关系和相频关系曲线。 3、画出通频带曲线。计算谐振频率。一、微分和积分电路

1、电路的作用，与滤波器的区别和相同点。 2、微分和积分电路电压变化过程分析，画出电压变化波形图。 3、计算：时间常数，电压变化方程，电阻和电容参数的选择。二、共射极放大电路 1、三极管的结构、三极管各极电流关系、特性曲线、放大条件。 2、元器件的作用、电路的用途、电压放大倍数、输入和输出的信号电压相位关系、交流和直流等效电路图。 3、静态工作点的计算、电压放大倍数的计算。三、分压偏置式共射极放大电路

六分频加法电路的设计

六分频加法电路的设计 1相关原理分析 1.1计数器计数器是实现分频电路的基础，计数器包括普通计数器和约翰逊计数器两种，这两种电路均可用于分频电路中。最普通的计数器莫过于加法（减法）计数器。以3位二进制计数器为例，计数脉冲CP 通过计数器时，每输入一个计数脉冲，计数器的最低位（记为Q0，后面的依次记为Q1、Q2、）翻转一次，Q1、Q2、都以前一级的输出信号作为触发信号。分析这个过程，不难得出输出波形。图1-1 3位二进制计数器时序图由上很容易看出Q0 的频率是CP的1/2，即实现了2分频，Q1则实现了4分频，同理Q2实现了8分频。这就是加法计数器实现分频的基本原理。约翰逊计数器是一种移位寄存器，采用的是把输出的最高位取非，然后反馈送到最低位触发器的输入端。约翰逊计数器在每一个时钟下只有一个输出发生变化。同样以3为二进制为例。假设最初值或复位状态是000，则依次是000、001、011、111、110、100、000这样循环。由各位的输出可以看出，约翰逊计数器最起码能实现2分频。 1.2两种计数器的比较从以上分析可以看出约翰逊计数器没有充分有效地利用寄存器的所有状态，而且如果

由于噪声引入一个无效状态，如010，则无法恢复到有效循环中去，需要加入错误恢复处理。但其较之加法计数器也有它的好处。同一时刻，加法计数器的输出可能有多位发生变化，因此当使用组合逻辑对输出进行译码时，会导致尖峰脉冲信号。而约翰逊计数器可以避免这个问题。 1.3 计数器的选择本次训练要求设计的是加法分频电路，选择的是加法计数器。加法计数器实现分频较之约翰逊计数器简单，编程也容易理解一些，对于初学者也较容易上手。在前面已经讲过加法计数器实现2n的分频的方法，现在就不在赘述。 1.4 偶数分频器如前所述，分频器的基础是计数器，设计分频器的关键在于输出电平翻转的时机。偶数分频最易于实现，要实现占空比为50%的偶数N分频，一般来说有两种方案：一是当计数器计数到N/2-1时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去；二是当计数器输出为0到N/2-1时，时钟输出为0或1，计数器输出为N/2到N-1时，时钟输出为1或0，当计数器计数到N-1时，复位计数器，如此循环下去。可以根据以上两种方案设计电路和程序。 2 六分频加法电路 2.1 电路的结构设计前面已经讲到过关于2n分频可以直接通过计数器获得。而对于一些非2的整数次幂的分频，如本次课设的6分频，还需要在基本计数器电路描述中加上复位控制电路。图2-1 加法分频电路的RTL视图

网上下载的一个三分频电路说明

always@( negedge resetn or posedge clk or negedge clk) begin if (resetn==1'b0) begin counter[2:0]<=3'd0; out_clk<=1'b0; end else begin if (counter[2:0]==3'd5) begin counter[2:0]<=3'd0; end else beign counter[2:0]<= counter[2:0]+1; end

//////////////////////////////////////////////////// if (counter[2:0]==3'd5 || counter[2:0]==3'd2) begin out_clk<=~out_clk; end end end 其仿真结果是正确的这个逻辑无法综合。存在半导体工艺问题。 2.下面给出一个逻辑图。

逻辑是用器件画出来的，保证不存在物理上的实现问题。仿真图如下：也许有人要问，既然仿真都是对的，那么为什么要说实际中是80％工作呢？看到波形图上的clk1（黄色）上的那些毛刺了么，毛刺并不可怕，但是这个电路工作的基础却是那些毛刺，准确地说，那些毛刺是必须有的，是工作过程的比不可少的部份。这样的电路是否能正常工作就很让人匪夷所思了。我们能不能让电路的正常功能不依赖于毛刺呢？小结一下：以上的思路都是试图在输入的clk上做改造，试图在恰当的地方取正沿，恰当的地方取反沿。但是要知道，这一定会导致竞争和冒险。虽然逻辑上是可性的，但是实践中却没有那么简单。这个时候，我们需要调整一下思路了：

实验2 分频电路和数字时钟

实验2 分频电路和数字时钟一、基于Quartus II 软件，用D 触发器设计一个2分频电路，并做波形仿真，在此基础上，设计一个 4分频和8分频电路，做波形仿真。实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）分频电路设计：实验内容：（一）二分频电路（1）原理图设计：如图 1-1 图1-1 二分频电路（2）综合综合报告：如图 1-2 图1-2 二分频综合报告流动状态软件版本修复名称顶层文件器件系列所有逻辑资源所有寄存器所有引脚所有虚拟引脚所有存储器器件型号时间模型

（3）功能仿真二分频电路功能仿真波形图：如图1-3 图1-3 二分频功能仿真图结论：时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。输出的频率为时钟的1/2。所以二分频电路的仿真结果是正确的。（4）时序仿真二分频电路时序仿真波形图：如图1-4 图1-4 二分频时序仿真图结论：时序仿真时，输出的波形明显出现了延时。时钟的一个周期为100ns，频率为1/100，输出的一个周期为200ns，频率为1/200。输出的频率为时钟的1/2。虽然出现了延时，但二分频电路的仿真结果仍然是正确的。最大工作频率：450MHZ 如图1-5 图1-5 最大工作频率延时情况：tco时钟至输出的延时为5.736s 如图1-6 注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-6 延时情况图（5）封装

二分频电路的封装：如图 1-7 图 1-7 二分频电路封装（二）四分频电路和八分频电路（1）原理图设计：如图 2-1 图 2-1 四分频电路和八分频电路（2）综合综合报告：如图 2-2 图 2-2 综合报告（3）功能仿真四分频电路和八分频电路功能仿真波形图：如图 2-3 图2-3四分频电路和八分频电路功能仿真波形图八分频输出四分频输出二分频输出时钟输入

电路辅助设计上.

实验一：功率的测定以及仿真 1.仿真实验目的（1）验证各电阻的功率和电压源的功率，并且验证整个电路输出功率和吸收功率相等，即整个电路功率守恒；（2）、学习利用仿真仪表分析检验各电阻功率和对电压表电流表的运用。 2.实验原理及说明 A. 本次实验的电路图以及连接方式如图1.1所示：利用环路电流法可列出方程 B. )(36_)(31234232131=?-?++=??+R R R R V R R R i i i i l l i l 图1.1 C ．电路连接好之后，按照电流表和电压表的示数，根据I U P ?=可以算出电压源的功率，再根据连接在各电阻上的功率表，读出各电阻的功率 321,,P P P ，根据4321P +++=P P P P 吸收可以算出电路吸收的功率；根据I U P P ?==电源释放可以算出电路释放的功率。 .若释放吸收P P =，则说明整个电路吸收与释放的功率相等。 3.仿真实验的步骤与内容按照原理图1.1所示，连接电路，如下图1.2所示读数，如下图1.3所示我们可以得到：U=36.0V,I=9.0A,又由0 )(36_)(31234232131=?-?++=??+R R R R V R R R i i i i l l i l 计算出实验一致。

36V I U =?=释放P ; 4321P +++=P P P P 吸收=424323222121I R I R I R I R +++=162+18+108+36=324W 由上可得，释放吸收P P =，所以整个电路是功率守恒的R12Ω XMM1 R2 2Ω V136 V XWM1 V I XWM2 V I XWM3 V I R3 3Ω XWM4 V I R44Ω U1 DC 1e-009Ohm 0.000 A + - 图1.2 图1.3

数字钟设计报告——数字电路实验报告

数字钟设计实验报告专业:通信工程姓名:王婧班级:111041B 学号:111041226

数字钟的设计目录一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。三、设计任务设计一个可以显示星期、时、分、秒的数字钟。要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成）四、设计方案一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生３

电子工程师应具备的电路设计常识及几十个经典电路解析

电子工程师应具备的电路设计常识及几十个经典电路解析一、接地技术 PCB设计—接地技术 1、接地设计的基本原理好的接地系统是抑制电磁干扰的一种技术措施，其电路和设备地线任意两点之间的电压与线路中的任何功能部分相比较，都可以忽略不计；差的接地系统，可以通过地线产生寄生电压和电流偶合进电路，地线或接地平面总有一定的阻抗，该公共阻抗使两两接地点间形成一定的压降，引起接地干扰，使系统的功能受到影响。从而影响产品的可靠性。 2、接地目的接地的目的主要有三个： ◆接地使整个电路系统中所有单元电路都有一个公共的参考零电位，保证电路系统能稳定地工作。 ◆防止外界电磁场的干扰。机壳接地可以使得由于静电感应而积累在机壳上的大量电荷通过大地泄放，否则这些电荷形成的高压可能引起设备内部的火花放电而造成干扰。另外，对于电路的屏蔽体，若选择合适的接地，也可获得良好的屏蔽效果。 ◆保证安全作。当发生直接雷电的电磁感应时，可避免电子设备的毁坏；当工频交流电源的输入电压因绝缘不良或其它原因直接与机壳相通时，可避免操作人员的触电事故发生。 3、接地分类 ◆ 防雷接地(LGND) 防雷接地是将可能受到雷击的物体与大地相连。当物体位置较高，距离雷云较近时，一定要将物体进行防雷接地。由于雷电的放电电流是脉冲性的，放电电流也较大，所以防雷接地时的接地电阻要小。为了避免由于雷击而造成机房里设备之间的高压差，特别是有电气连接或距离较近的设备之间要采用低电感和电阻搭接。 ★接地电阻：接地电阻不是普通的电阻而是一个阻值，是指电流由接地装置流向大地再由大地流向无穷远处或是另一个接地装置所需克服的总电阻。接地电阻包括接地线、接地装置本身电阻、接地装置与大地之间的接触电阻和两接地装置之间的大地电阻或接地装置与无线远处的大地电阻。接地电阻越小，当有漏电流或是雷电电流时，可以将其导入大地，不至于伤害人或损坏设备。如果接地电阻变大，会造成应该导入大地的电流导不下去，因此，接地电阻越小越安全。 ◆ 保护接地（PGND/PE/FG）为了保护设备、装置和人身的安全。保护接地主要用于保护工频故障电压对人身造成的伤害。保护接地的工作原理：一是并联分流，当人体接触故障设备时，如果故障设备有保护接地，这时人体和保护接地线呈并联关系，保护接地线的电阻和人体相比是很小的，所以流过人体的电流很小，就会保护人身安全；二是当设备发生碰壳事件后，由于设备有保护接地，事故电流会使相线上得保护装置动作，从而切断电源，起到保障安全的作用。 ★相线：通常工业用电，三根正弦交流电。电流相位（反映电流的方向大小）相互相差

分频电路的设计

分频电路的设计在数字电路的设计中，我们会经常遇到分频电路，而且分频电路输出信号频率的稳定性、精确度与整个电路的稳定性有着很大的关系。本文就一些常用分频电路作一总结。一、n2分频众所周知，2分频是最简单的分频，通常用D触发器用作反相器即可以实现2分频，要想实现n2分频，最简单的方法就是将2分频电路级联，n级联在一起就构成了n2分频。我们以n=5为例，用MAX+plus II进行仿真，电路如图1所示，我们得到的波形如图2所示：图1 图2 由波形我们可以看出，该电路能实现32分频，但由于它采用的是行波时钟，Q4的输出t。n越大，延时就越大。与CLK之间延时为5 co 改进图1的电路，我们可以采用同步计数来实现32分频，如图2所示，其中5BITcounter 是在MAX+plus II中用生成的5位二进制加法计数器。Q4输出就是32分频的信号，波形如图4所示。

图3 图4 t。保证了系统的同由于图3是采用同步计数器，所以每个输出的延时都一样，都为 co 步运行。同样的道理，若n增大时，我们只要改变计数器的位数即可。二、2n分频在数字电路的设计中，2n分频也是经常遇到的。对于2n分频，我们常采用两级分频的方法，第一级用来n分频，第二级用作2分频，这样做的目的就是保证输出信号有50％的占空比，若对占空比无要求则可任意实现n分频。以n=25为例，在MAX+plus II中，利用构造一个5bit模为25的加法计数器，电路如图5所示，out即为50分频后的输出，波形如图6所示。图5

图6 从图6可以看出，out 与输入时钟CLK 之间的延时是2co t =6ns 。三、M N 2分频在一些特殊的数字电路中，可能会用到M N 2分频，由于分频是小数，我们不可能对输入信号精确地分频，只能保证输出信号的平均频率与理想的分频频率相等。我们这里以26/3分频为例来介绍这种分频方法。分析：26/3分频的实质就是在26个CLK 周期内产生3个周期的输出信号。我们还是采用采用两级分频方法，目的是为了保证占空比为50％，第一级分频倍数为13/3，即13个CLK 周期内产生3个周期的输出信号。这样我们构造一个模13的4bit 加法计数器，利用门电路输出三个周期信号，计数器从0计到3时A 输出1，计到7时B 输出1，计到12时C 输出1，将A 、B 、C 三路信号相或就得到我们想要的波形，电路如图7所示，波形如图8所示。图7

3分频器的设计

三分频器的设计时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。图1：图形设计 VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity fen3 is port (clkin : in std_logic; --时钟输入 qout1 : buffer std_logic; qout2 : buffer std_logic; qout3 : buffer std_logic; clkout : out std_logic --占空比为1/2的三分频输出 ); end fen3; architecture behave of fen3 is begin qout3<=qout1 nor qout2; process(clkin) begin if clkin'event and clkin='1' then --在上升沿触发 qout1<=qout3; end if;

end process; process(clkin) begin if clkin'event and clkin='0' then --在下降沿触发 qout2<=qout3; end if; end process; process(qout3) variable tem:std_logic; begin if qout3'event and qout3='1' then --二分频tem:=not tem; end if; clkout<=tem; end process; end behave; 图3：仿真结果

电工电子实验报告

电工电子实验报告电工电子综合实验（U）实验报告 —多功能数字计时器

摘要设计搭建一个多功能数字计数器，从0分0秒开始计时, 计到9分59秒后自动清零。具有计时、清零、校分、整点报时的基本功能和闹钟、秒表的附加功能。显示电路使用的是动态显示方式，即只使用一片译码器外加较高频率的时钟控制电路来实现数码管的“同时”显示功能 Abstract Desig n a multi-purpose digital register which can display the time . It starts from 0 mi nute 0 sec on ds, counts after 9 minute 59 sec onds automatic clear zero. The clock has the basic functions of clearing, minute-correcting, beeping in the sharp hour and the stopwatch. We use dyn amic display circuit to display, n amely realiz ing display ing in the same time using one en coder and a high freque ncy.

目录设计目的二. 设计要求三. 实验原理四. 单元电路设计及其电路图 1信号发生电路 2、计时电路 3、显示电路 4、清零电路 5、校分电路 6、报时电路五. 附加电路六. 实验感想七. 实验中遇到的问题八. 附录 1、工具及器件清单 2、各元件的引脚图及功能表 3、总电路逻辑图 4、参考文献

实验六--Verilog设计分频器计数器电路答案

实验六 Verilog设计分频器/计数器电路一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock周期的高电平），文件命名为fenpinqi10.v。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。三、实验步骤实验一：分频器 1、建立工程

简单分频时序电路的设计(三分频)

单位：嵌入式系统实验室姓名：汤晓东内容：简单分频时序电路的设计(三分频) 时间：2010-7-7 3.练习三模块源代码： //-------------------文件名div3.v---------------------------------- module div3(clk_in,clk_out,reset ); input clk_in,reset; output clk_out; wire clk_out; integer n1,n2; reg clk1,clk2; always @(posedge clk_in or negedge reset) //检测clk_in的上升沿 begin if (!reset) begin n1=0; clk1<=1'b0; //clk1是对clk_in的三分频 end // 但是占空比为1/3 else if (n1==2) begin n1=0; clk1<=1'b1; end else begin n1=n1+1; clk1<=1'b0; end end always @(negedge clk_in or negedge reset) //检测clk_in的下降沿 begin if (!reset) begin n2=0; clk2<=1'b0; //clk2也是对clk_in的三分频 end else if (n2==2) //占空比为1/3,但是与clk1相差begin //半个时钟周期 n2=0; clk2<=1'b1; end else begin n2=n2+1; clk2<=1'b0; end

电路设计实验报告

电子技术课程设计题目：班级：姓名：合作者：

数字电子钟计时系统一、设计要求用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟，基本要求如下： 1、采用LED显示累计时间“时”、“分”、“秒”。 2、具有校时功能。二、设计方案数字电子钟主要由振荡器、分频器、计数器、译码器、显示器等几部分组成，其整体框图为其中，秒信号发生器为：

由石英晶体发出32768Hz的振荡信号经过分频器，即CD4060——14级串行二进制计数器/分频器和振荡器，输出2Hz 的振荡信号传入D触发器，经过2分频变为秒信号输出。校时电路为：当K1开启时，与非门一端为秒信号另一端为高电位，输出即为秒信号秒计数器正常工作，当K1闭合，秒信号输出总为0，实现秒暂停。当K2/K3开启时，分信号/时信号输入由秒计数器输出信号及高电平决定，所以输出信号即为分信号/时信号，当K2/K3闭合时，秒信号决定分信号/时信号输出，分信号/时信号输出与秒信号频率一致，以实现分信号/时信号的加速校时。秒、分计数器——60进制

首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位输入实现十秒计数。当计数器的Q1，Q2输出均为1时经过与门电路，输出高电平，作为分脉冲或时脉冲并同时使两计数器置零。时计数器——24进制时脉冲首先，调节CD4029的使能端，使其为十进制加法计数器。将输入信号脉冲输入第一个计数器（个位计数器）计十个数之后将，进位输出输给下一个计数器（十位计数器）的进位输入实现十秒计数。当十位计数器Q1和个位计数器Q2输出均为1时经过与门电路，输出高电平使两计数器置零。译码显示电路

分频器的设计2014-1-10 10.29.8

武汉理工大学《微机原理与接口技术》课程设计报告书
学
号:
0121105830129
课程设计
题学专班姓
目院业级名
分频信号发生器的分析与设计自动化学院电气工程及自动化电气 1107 班成涛陈静教授
指导教师
2014 年
01 月
09 日

武汉理工大学《微机原理与接口技术》课程设计报告书
课程设计任务书
学生姓名: 指导教师: 题目: 成涛专业班级: 电气 1107 班陈静教授工作单位: 自动化学院分频信号发生器的分析与设计
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1. 设:有一输入方波信号 f0（<1MHz）。要求输出信号:f1=f0/N，N 通过键盘输入。 2. 画出简要的硬件原理图，编写程序。 3. 撰写课程设计说明书。内容包括:摘要、目录、正文、参考文献、附录（程序清单）。正文部分包括:设计任务及要求、方案比较及论证、软件设计说明（软件思想，流程，源程序设计及说明等）、程序调试说明和结果分析、课程设计收获及心得体会。
时间安排: 12 月 26 日----- 12 月 28 日查阅资料及方案设计 12 月 29 日----- 01 月 0 2 日编程 01 月 03 日-----0 1 月 07 日调试程序 01 月 08 日----- 01 月 09 日撰写课程设计报告
指导教师签名: 系主任（或责任教师）签名:
年年
月月
日日

EDA 实验2简单分频时序逻辑电路设计实验报告

时序电路设计实验目的: 1．掌握条件语句在简单时序模块设计中的使用。 2．学习在Verilog模块中应用计数器。实验环境: Windows 7、MAX+PlusⅡ10等。实验内容: 1．模为60的8421BCD码加法计数器的文本设计及仿真。 2．BCD码—七段数码管显示译码器的文本设计及仿真。 3．用For语句设计和仿真七人投票表决器。 4．1/20分频器的文本设计及仿真。实验过程: 一、模为60的8421BCD码加法计数器的文本设计及仿真：（1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。图5.1 新建文本（2）另存为V erilog编辑文件，命名为“count60.v”如图5.2所示。（3）在编辑窗口中输入程序，如图5.3所示。

图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计图5.3 模为60的8421BCD码加法计数器的设计代码

（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。选择“OK”。如图5.4所示。（5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。图5.5 编译器窗口选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。（6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。（7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。图5.6 仿真节点插入

电路辅助设计报告 1.

上海电力学院本科课程设计电路计算机辅助设计（1）院系：电力与自动化工程学院专业年级（班级）：学生姓名：学号：指导教师：成绩：年月日教师评语：

目录（一）电路模型和电路定律及功率测量，含受控源电路分析仿真-----------------------------------------------------------------------1 （二）戴维宁定理诺顿定理结点电压法及回路电流法的仿真----------------------------------------------------------------------4 （三）运算放大器电路分析仿真 ----------------------------------------------------------------------8 （四）正弦稳态电路的分析（1、谐振电路） ---------------------------------------------------------------------10（五）三相交流稳态电路辅助分析仿真 ---------------------------------------------------------------------14（六）非正弦交流电路的分析仿真 ---------------------------------------------------------------------17（七）正弦稳态电路分析仿真（2、互感电路仿真） ---------------------------------------------------------------------24

数控分频器实验报告

《数控分频实验》姓名：谭国榕班级：12电子卓越班学号：201241301132 一、实验目的 1.熟练编程VHDL语言程序。 2.设计一个数控分频器。二、实验原理本次实验我是采用书上的5分频电路进行修改，通过观察其5分频的规律进而修改成任意奇数分频，再在任意奇数分频的基础上修改为任意偶数分频，本次实验我分为了三个部分，前两部分就是前面所说的任意奇数分频和任意偶数分频，在这个基础上，再用奇数输入的最低位为1，偶数最低位为0的原理实现合并。三、实验步骤 1.任意奇数分频程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY DIV1 IS PORT(CLK:IN STD_LOGIC; D:IN INTEGER RANGE 0 TO 255; K1,K2,K_OR:OUT STD_LOGIC ); END; ARCHITECTURE BHV OF DIV1 IS SIGNAL TEMP3,TEMP4:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL M1,M2:STD_LOGIC; --SIGNAL OUT1,OUT2,OUT3:STD_LOGIC; BEGIN PROCESS(CLK,TEMP3) BEGIN IF RISING_EDGE(CLK) THEN IF(TEMP3=D-1) THEN TEMP3<="00000000"; ELSE TEMP3<=TEMP3+1; END IF; IF(TEMP3=D-(D+3)/2) THEN M1<=NOT M1; ELSIF (TEMP3=D-2) THEN M1<=NOT M1; END IF; END IF; END PROCESS; PROCESS(CLK,TEMP4) BEGIN IF FALLING_EDGE(CLK) THEN IF(TEMP4=D-1) THEN TEMP4<="00000000"; ELSE TEMP4<=TEMP4+1; END IF; IF(TEMP4=D-(D+3)/2) THEN M2<=NOT M2; ELSIF (TEMP4=D-2) THEN M2<=NOT M2;

经典的20个模拟电路原理及其电路图汇总

经典的20个模拟电路原理及其电路图对模拟电路的掌握分为三个层次：初级层次：是熟练记住这二十个电路，清楚这二十个电路的作用。只要是电子爱好者，只要是学习自动化、电子等电控类专业的人士都应该且能够记住这二十个基本模拟电路。中级层次：是能分析这二十个电路中的关键元器件的作用，每个元器件出现故障时电路的功能受到什么影响，测量时参数的变化规律，掌握对故障元器件的处理方法;定性分析电路信号的流向，相位变化;定性分析信号波形的变化过程;定性了解电路输入输出阻抗的大小，信号与阻抗的关系。有了这些电路知识，您极有可能成长为电子产品和工业控制设备的出色的维修维护技师。高级层次:是能定量计算这二十个电路的输入输出阻抗、输出信号与输入信号的比值、电路中信号电流或电压与电路参数的关系、电路中信号的幅度与频率关系特性、相位与频率关系特性、电路中元器件参数的选择等。达到高级层次后，只要您愿意，受人尊敬的高薪职业--电子产品和工业控制设备的开发设计工程师将是您的首选职业。一、桥式整流电路 1、二极管的单向导电性：伏安特性曲线：理想开关模型和恒压降模型： 2、桥式整流电流流向过程：输入输出波形： 3、计算：Vo, Io,二极管反向电压。

二、电源滤波器 1、电源滤波的过程分析：波形形成过程： 2、计算：滤波电容的容量和耐压值选择。三、信号滤波器 1、信号滤波器的作用：与电源滤波器的区别和相同点： 2、LC 串联和并联电路的阻抗计算，幅频关系和相频关系曲线。 3、画出通频带曲线。计算谐振频率。

四、微分和积分电路 1、电路的作用，与滤波器的区别和相同点。 2、微分和积分电路电压变化过程分析，画出电压变化波形图。 3、计算：时间常数，电压变化方程，电阻和电容参数的选择。

实验六Verilog设计分频器计数器电路答案

实验六V e r i l o g设计分频器/计数器电路一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock 周期的高电平），文件命名为。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK （上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN 为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk 上升沿有效，文件命名为。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是

时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR 是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。三、实验步骤实验一：分频器 1、建立工程 2、创建Verilog HDL文件 3、输入10分频器程序代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析由仿真结果可以看出clockout输出5个clock周期的低电平和5个clock 的高电平达到10分频的效果，设计正确。实验二：十进制加法计数器（异步清零） 1、建立工程 2、创建Verilog HDL文件 3、输入加法计数器代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析